11.8旧有报错与修改

我将uart_done(出问题的信号)的变量类型设为reg了,也就是我是reg uart_done这个信号的,这样做是错误的,哪怕你在接收模块确实定义的是reg类型,但是在顶层模块的时候,它可以视为是一条单纯的线而已,所以应该用wire

Vivado综合时出现[Synth 8-91] ambiguous clock in event control

操作复位时,必须要保持读使能开关打开,不然复位后依然显示的上一个数

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