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1 GettingStarted
1.1 GettingStarted
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1.1 GettingStarted
创建一个具有一个输入和一个输出的模块，行为像一根导线。
与物理导线不同，Verilog 中的导线（以及其他信号）是有方向性的。这意味着信息只从一个方向流动，从（通常是一个）源流向接收端（源也被称为驱动者，它将一个值驱动到导线上）。在 Verilog 的“连续赋值”（assign left_side = right_side;）中，右侧信号的值被驱动到左侧的导线上。赋值是“连续”的，因为即使右侧的值发生变化，赋值也会一直持续。连续赋值不是一次性事件。
模块的端口也有方向（通常是 input 或 output）。输入端口由模块外部的信号驱动，而输出端口则驱动外部信号。从模块内部看，输入端口是驱动者或源，而输出端口是接收端。
下图说明了电路的每个部分如何对应于 Verilog 代码的每个位。模块和端口声明创建了电路的黑色部分。你的任务是通过添加一条 assign 语句将 in 连接到 out，创建一个绿色导线。盒子外部的部分与你无关，但你应该知道，你的电路是通过将测试台的信号连接到你的 top_module 端口来测试的。
代码实现
module top_module (input in,output out
);assign out = in;
endmodule