Quartus

1. 直接在Signal Tap中选择需要信号，无需在代码中添加debug标记

2. 抓取的信号后续并未真正使用，在信号定义前➕️(* preserve_for_debug *) ，重新编译后在Signal Tap中添加该信号
   

Vivado

1. .v 或.sv（verilog 或者 system verilog）
   (mark_debug = “true”)或(* MARK_DEBUG = “TRUE” *)
   如果input和reg/wire都定义了同一个信号 二选一就行，不用都打上标记
   

2. .vhd（VHD）
   在signal 与begin之间添加debug标记
   attribute mark_debug : string;
   attribute mark_debug of xxxxxx : signal is “true”;