EL-JY-II 实验箱三种存储器访问模式深度解析：从手动操作到智能控制

引言

在计算机组成原理的教学实验中，存储器访问是最基础也最关键的实验环节之一。EL-JY-II型计算机组成原理实验系统作为国内高校广泛采用的实验平台，提供了多种存储器访问方式的对比实践机会。本文将系统分析手动开关控制、单片机键盘监控程序控制以及基于FPGA的软核控制这三种存储器访问模式，从操作逻辑、时序控制到硬件保护机制进行全面剖析。

对于计算机硬件学习者而言，理解不同层次的存储器访问方式差异，不仅能够掌握RAM的基本工作原理，更能深入体会计算机系统中"人机交互"与"自动控制"的设计哲学。本文将通过详细的时序分析、操作流程拆解和三种模式的对比决策树，帮助读者建立完整的存储器访问知识体系。特别地，我们将重点解析实验中容易被忽略的"系统自锁状态（K4开关）"硬件保护机制，以及LDAR、SW_B等关键控制信号的时序逻辑。

1. 实验系统与6116存储器基础架构

1.1 EL-JY-II实验系统硬件组成

EL-JY-II型计算机组成原理实验系统采用模块化设计，核心存储模块由两片6116静态RAM芯片构成，总容量为4K×8位。在实际实验中，由于地址寄存器限制，仅使用其256字节的地址空间。系统主要包含以下关键部件：

• 地址锁存器：采用74LS273芯片（集成于EP1K10 FPGA内），负责锁存地址总线信号
• 数据总线：16位宽度，连接6116的数据引脚(D0-D15)
• 控制信号：
  • LDAR（地址锁存使能）
  • SW_B（三态门控制）
  • WEI（写使能）
• 显示单元：
  • 黄色地址显示灯(A7-A0)
  • 绿色数据显示灯(D15-D0)

1.2 6116静态RAM特性参数

6116是经典的2K×8位CMOS静态随机存储器芯片，其主要技术特性如下：

在实验系统中，6116的三个控制线连接方式为：

• /CE（片选）：常接地（始终选中）
• /OE（读使能）：由实验系统控制逻辑生成
• /WE（写使能）：与T3脉冲同步

1.3 地址空间分配与总线连接

实验系统的地址总线分配有其特殊设计：

A7 A6 A5 A4 A3 A2 A1 A0 (地址寄存器输出) │ │ │ │ │ │ │ └─ 最低位 └──┴──┴──┴──┴──┴──┴─── 接入6116的A7-A0 A10 A9 A8 (实验系统中接地)

由于高三位地址线(A8-A10)接地，实际可用地址空间为2⁸=256字节。这种设计既满足了实验需求，又简化了地址解码电路。

注意：6116为易失性存储器，断电后所有存储数据将丢失。实验过程中应避免意外断电，重要数据需及时记录。

2. 手动开关控制模式：最底层的硬件交互

2.1 硬件连接与初始准备

手动开关控制模式直接通过物理开关和按钮实现存储器的读写操作，是最接近硬件底层的工作方式。实验前需完成以下连线：

1. 将控制开关电路的所有开关初始化为高电平("1")状态
2. 连接地址总线与数据总线的对应排线
3. 确保K4开关处于适当状态（非自锁位置）

关键操作步骤：

1. 拨动清零开关CLR（亮→灭→亮）
2. 设置操作模式开关（读/写选择）
3. 通过地址开关设置目标地址
4. 通过数据开关设置写入值（写操作时）
5. 触发执行脉冲完成操作

2.2 写操作时序分析

以向FFH地址写入AABBH为例，详细时序如下：

1. 地址阶段：

   • 设置地址开关：A7-A0 = 11111111
   • 置LDAR=1，在T3上升沿将地址锁存

2. 数据阶段：

   • 设置数据开关：D15-D0 = 1010101010111011
   • 置SW_B=0，打开数据总线三态门

3. 执行阶段：

   • 置WEI=1，在T3上升沿完成写入
   • 观察数据显示灯确认写入值

对应的信号时序关系：

2.3 读操作流程与总线冲突避免

读操作流程与写操作类似，但需特别注意总线冲突问题：

1. 先确保所有控制开关输出高电平
2. 设置目标地址（同上）
3. 将操作模式设为读（WEI=0）
4. 触发执行脉冲
5. 从数据显示灯读取输出值

总线冲突预防机制：

• 读写切换时先关闭三态门（SW_B=1）
• 严格遵循"先设地址，再操作数据"的顺序
• 操作间隔保持足够恢复时间

2.4 模式特点与教学价值

手动开关控制模式具有以下典型特征：

• 优点：

  • 直观展示存储器读写的基本时序
  • 深入理解总线仲裁机制
  • 培养硬件调试和信号观测能力

• 缺点：

  • 操作繁琐，容易出错
  • 无法实现复杂控制逻辑
  • 效率低下，不适合批量操作

在教学层面，该模式帮助学生建立：

1. 地址/数据总线的基本概念
2. 控制信号的时序配合关系
3. 硬件电路的电平特性认知

3. 单片机键盘监控模式：自动化控制的初级形态

3.1 系统初始化与实验准备

键盘监控模式通过实验箱内置的单片机程序实现半自动化的存储器访问，大幅提高了操作效率。关键准备工作包括：

1. 确保K4开关置于"OFF"状态（避免系统自锁）
2. 按规范连接实验排线（注意箭头方向）
3. 完成系统清零（CLR：亮→灭→亮）

排线连接规范：

• 横排座：箭头面向自己插入
• 竖排座：箭头面向左边插入
• F4接口仅使用一个排线插头孔

3.2 写操作流程分解

以写入地址00H数据3333H为例：

1. 实验选择：

   • 监控显示【CLASS SELECT】时按【实验选择】
   • 输入"03"后按【确认】，显示【ES03】

2. 设置写操作：

   • 监控显示【CtL= - -】时输入"1"
   • 按【确认】进入写模式

3. 输入地址：

   • 显示【Addr- -】时输入"00"
   • 按【确认】确认地址

4. 输入数据：

   • 显示【dAtA】时输入"3333"
   • 按【确认】确认数据

5. 执行写入：

   • 显示【PULSE】时按【单步】键
   • 观察数据显示灯验证写入结果

3.3 读操作与数据验证

读操作流程与写操作高度对称：

1. 从【ES03】状态按【确认】开始
2. 在【CtL= - -】时输入"2"选择读模式
3. 输入目标地址（如"00"）
4. 按【单步】执行读取
5. 核对显示数据与预期值

数据验证技巧：

• 采用"写入-读取-校验"闭环验证
• 重点观察地址与数据的对应关系
• 利用【取消】键修正错误输入

3.4 监控程序的控制逻辑分析

键盘监控模式实质上是单片机程序对底层硬件操作的封装，其控制逻辑具有以下特点：

1. 状态机设计：

   • 严格的操作状态转换流程
   • 每个状态对应特定的显示和输入要求
   • 错误输入可通过【取消】键回退

2. 信号自动生成：

   • 自动产生LDAR、SW_B、WEI等控制信号
   • 精确匹配T3脉冲时序
   • 内置防冲突机制

3. 人机交互优化：

   • 十六进制输入简化二进制操作
   • 状态提示避免操作迷失
   • 单步执行确保可控性

与手动模式相比，键盘监控模式在以下方面有明显提升：

• 操作效率提高5-10倍
• 错误率降低80%以上
• 支持更复杂的数据模式验证
• 提供更好的操作可追溯性

4. FPGA软核控制模式：硬件可编程的进阶方案

4.1 EP1K10 FPGA的潜力挖掘

EL-JY-II实验箱搭载的EP1K10 FPGA（10万门规模）为实现更先进的存储器控制模式提供了硬件基础。通过FPGA软核设计，可以实现：

1. 自定义存储控制器：

   • 灵活配置的地址生成逻辑
   • 可编程的时序控制电路
   • 智能化的总线仲裁机制

2. 增强功能：

   • 批量数据传输
   • 自动地址递增
   • 数据校验与纠错
   • 性能统计与监控

3. 教学扩展：

   • Cache模拟实验
   • 虚拟存储演示
   • 多端口存储设计

4.2 软核设计要点与Verilog示例

一个基本的存储器控制软核需要包含以下模块：

module mem_controller( input clk, // 系统时钟 input reset, // 异步复位 input [7:0] addr_in, // 地址输入 input [15:0] data_in,// 数据输入 input wr_en, // 写使能 output reg [15:0] data_out, // 数据输出 output reg busy, // 忙信号 // 物理接口 output reg [7:0] addr_bus, inout [15:0] data_bus, output reg ldarb, output reg swbb, output reg weib ); // 状态定义 localparam IDLE = 2'b00; localparam ADDR = 2'b01; localparam WRITE = 2'b10; localparam READ = 2'b11; reg [1:0] state; reg [15:0] data_reg; always @(posedge clk or posedge reset) begin if(reset) begin state <= IDLE; ldarb <= 1'b1; swbb <= 1'b1; weib <= 1'b1; busy <= 1'b0; end else begin case(state) IDLE: begin if(wr_en || !wr_en) begin // 读写请求 addr_bus <= addr_in; ldarb <= 1'b0; state <= ADDR; busy <= 1'b1; end end ADDR: begin ldarb <= 1'b1; if(wr_en) begin data_reg <= data_in; swbb <= 1'b0; state <= WRITE; end else begin state <= READ; end end WRITE: begin weib <= 1'b0; data_bus <= data_reg; #10; // 模拟T3脉冲 weib <= 1'b1; swbb <= 1'b1; state <= IDLE; busy <= 1'b0; end READ: begin swbb <= 1'b1; // 关闭输出 #10; data_out <= data_bus; state <= IDLE; busy <= 1'b0; end endcase end end endmodule

4.3 系统自锁状态(K4)的硬件保护机制

K4开关实现的系统自锁状态是一种重要的硬件保护机制，其工作原理如下：

1. 触发条件：

   • K4开关置于"ON"位置
   • 检测到总线冲突风险
   • 电源不稳定情况

2. 保护措施：

   • 禁用所有控制信号输出
   • 关闭数据总线三态门
   • 锁定地址寄存器

3. 解除方法：

   • 将K4拨至"OFF"位置
   • 执行系统清零(CLR)
   • 重新初始化所有控制信号

该机制有效防止了以下风险：

• 总线竞争导致的器件损坏
• 意外写入关键系统区域
• 电源毛刺引发的数据混乱

4.4 三种模式的对比决策树

根据实验需求选择合适存储访问模式的决策流程：

开始 │ ├─ 是否需要最底层硬件认知？ → 选择手动开关模式 │ │ │ ├─ 重点观察信号时序？ → 深入分析LDAR/SW_B波形 │ └─ 理解总线协议？ → 研究冲突避免机制 │ ├─ 追求操作效率与可重复性？ → 选择键盘监控模式 │ │ │ ├─ 批量数据验证？ → 利用连续地址功能 │ └─ 教学演示需求？ → 展示状态转换过程 │ └─ 需要高级功能与自定义？ → 开发FPGA软核方案 │ ├─ 复杂控制逻辑？ → 设计状态机 └─ 性能优化需求？ → 实现流水线访问

5. 关键信号深度解析与实验优化

5.1 LDAR信号的时序特性

LDAR（地址锁存使能）是存储器访问中最关键的控制信号之一，其工作时序具有以下特点：

1. 有效边沿：

   • 仅在T3脉冲上升沿采样
   • 最小建立时间要求：20ns
   • 最小保持时间要求：10ns

2. 与地址总线的配合：

   • 地址信号应在LDAR下降前稳定
   • 地址保持至T3下降沿后

3. 异常情况处理：

   • 抖动可能导致地址锁存错误
   • 过短的脉冲宽度造成锁存失败

实测波形参数：

5.2 SW_B信号的三态控制逻辑

SW_B信号控制数据总线的三态门，其逻辑关系如下：

SW_B | 数据总线状态 -----|--------------- 0 | 输出使能（驱动总线） 1 | 高阻态（释放总线）

设计要点：

1. 读操作时，SW_B=1允许存储器驱动总线
2. 写操作时，SW_B=0允许CPU驱动总线
3. 空闲时保持SW_B=1避免总线冲突

5.3 实验常见问题与解决方案

问题1：数据显示灯与预期不符

• 检查电源电压（+5V±5%）
• 验证排线连接方向
• 确认K4开关状态
• 重新清零系统

问题2：无法写入特定地址

• 检查地址开关接触
• 测量LDAR信号时序
• 确认WEI脉冲是否生成
• 测试6116对应地址单元

问题3：键盘监控无响应

• 检查监控程序是否正常启动
• 确认【实验选择】步骤正确
• 复位单片机子系统
• 更新监控程序固件

5.4 实验方案进阶建议

1. 性能对比实验：

   • 设计批量数据传输任务
   • 统计三种模式的完成时间
   • 分析效率差异的根本原因

2. 信号完整性研究：

   • 增加示波器观测点
   • 测量信号上升/下降时间
   • 分析串扰与反射现象

3. FPGA功能扩展：

   • 添加自动地址递增功能
   • 实现突发传输模式
   • 加入CRC数据校验

4. 跨实验整合：

   • 与运算器实验联动
   • 构建简单CPU数据通路
   • 实现完整取指-执行周期