立创EDA + AI 生成 STM32 原理图教程6
第12章 PCB 布局与布线
12.1 关键元件优先级
| 优先级 | 元件 | 约束 | 原因 |
|---|---|---|---|
| P0 | 晶振 | 距 OSC 引脚 <5mm，下方无元件 | 起振是最底层依赖 |
| P1 | USB 连接器+TVS | 靠近板边，TVS 靠近连接器 | ESD 防护路径最短 |
| P2 | SDRAM | 靠近 FMC 引脚区，走线 <120mm | 时序约束最严 |
| P3 | ETH RJ45+PHY | PHY 在 MCU 和 RJ45 之间 | 减少 REF_CLK 走线长度 |
| P4 | 去耦电容 | 每 VDD 脚 100nF <5mm | 降低回路电感 |
12.2 混合布线模式
| 信号类型 | 谁来做 | 关键规则 |
|---|---|---|
| USB 差分对 | 手动 | 全程同层，等长 <0.5mm(HS) |
| SDRAM 数据组 | 手动 | 分组 ±10mm，数据与地址间距 >5mm |
| 时钟线 | 手动 | 内层走线，不走蛇形 |
| 晶振区域 | 手动 | 下方不走任何信号线 |
| GPIO/SPI/I2C/UART | 自动布线器 | 勾选"考虑阻抗要求" |
12.3 PCB DRC 高级功能
// 创建差分对awaiteda.pcb_Drc.createDifferentialPair({positiveNet:"USB_DP",negativeNet:"USB_DM"});// 创建等长网络组（DDR数据组）awaiteda.pcb_Drc.createEqualLengthNetGroup({name:"SDRAM_DATA",nets:["D0","D1","D2","D3","D4","D5","D6","D7"],tolerance:25// ±25mil});// 创建网络类awaiteda.pcb_Drc.createNetClass({name:"POWER",nets:["VCC_3V3","GND","VBUS"],minWidth:0.5// 最小线宽 0.5mm});// PCB 自动布线awaiteda.pcb_Document.autoRouting({nets:["VCC","GND","SDA","SCL"],ignoreNets:["NC"],cornerStyle:EPCB_AutoRoutingCornerStyle.DEGREE_45,optimization:EPCB_AutoRoutingOptimization.COMPLETION});第13章 常见问题与排错
13.1 连接问题
| 问题 | 原因 | 解决方案 |
|---|---|---|
| Gateway 客户端数量为 0 | EDA 未打开项目 | 打开项目和原理图编辑器 |
| 同上 | run-api-gateway 未安装 | 扩展广场搜索安装 |
| 同上 | 未勾选权限选项 | 勾选三个权限选项 |
| 同上 | Bridge 地址不匹配 | 确认端口在 49620-49629 范围 |
EDA启动!无响应 | Claude Code 未安装 Skill | 重新安装 easyeda-api-skill |
13.2 绘制问题
| 问题 | 原因 | 解决方案 |
|---|---|---|
| 元件库搜索不到 | LCSC 编号错误 | 确认编号在立创商城有效 |
| API 参数报错 | SDK 版本差异 | 检查 API 版本兼容性 |
| 绘图失败 | 当前窗口非原理图编辑器 | 切换到原理图编辑器 |
| 连线错乱 | 管脚名不匹配 | 核对管脚名与库器件一致 |
| 布局不合理 | 锚点布局局限 | 人工微调 |