1. 项目概述：从一颗高性能LDO到一套电源解决方案

在射频前端、精密ADC、高速SerDes或者高性能FPGA的供电设计中，我们常常会陷入一个两难境地：前级的开关电源（DCDC）效率高、电流大，但开关噪声和纹波让人头疼；后级的负载对电源噪声又极度敏感，毫伏级的波动就可能让系统性能大打折扣。这时候，低压差线性稳压器（LDO）就成了那个关键的“净化器”和“稳定器”。它的核心任务，就是在输入和输出之间，像一个智能的水阀一样，通过内部功率管（通常是MOSFET）的线性调节，消耗掉多余的电压（压差），输出一个极其纯净、稳定的电压。

然而，单颗LDO的能力总有上限。当负载电流需求超过单颗器件的额定值，或者对输出噪声的要求达到了“吹毛求疵”的级别时，该怎么办？简单粗暴地换一颗更大电流的LDO？成本、封装热阻和噪声性能可能都不尽如人意。一个更优雅、更灵活的方案浮出水面：并联。把两颗、甚至多颗相同的LDO并联起来工作，听起来简单，但要让它们“齐心协力”而不是“互相打架”，里面门道可不少。电流如何均分？启动时序怎么控制？并联后的噪声特性如何？散热又该怎么处理？每一个问题都直接关系到系统的可靠性和性能。

今天，我们就以德州仪器（TI）的TPS7A96这颗高性能、低噪声、可调输出的LDO为例，掰开揉碎了讲讲LDO并联应用的设计全流程。这颗器件本身素质就非常出色，极低的噪声（在10Hz到100kHz带宽内典型值约1.8μVrms）和极高的电源抑制比（PSRR，在1MHz时仍能保持超过60dB），让它成为噪声敏感应用的理想选择。而它独特的基于电流源的输出电压设置方式，以及独立的噪声抑制/软启动（NR/SS）引脚，为并联应用提供了天然的便利。我们将从最基础的输出电压设置讲起，一步步深入到并联架构的计算、PCB布局的玄学，以及最终决定系统寿命的热管理设计。无论你是正在为下一个项目选型，还是已经画好了原理图但心里没底，这篇文章都能给你提供一套完整、可落地的参考方案。

2. 核心设计思路与方案选型

2.1 为什么选择并联LDO架构？

在深入细节之前，我们得先搞清楚，什么情况下需要考虑并联LDO。通常，驱动这个决策的有三个核心需求：更高的输出电流、更低的输出噪声，以及更好的热分布。

首先看电流。TPS7A96单颗的最大持续输出电流是1A（某些条件下可达1.5A）。如果你的负载需要2A甚至3A的电流，直接并联两颗或三颗就成了最直接的选择。这比寻找一颗超大电流的LDO往往更具成本优势和灵活性。

其次是噪声，这也是TPS7A96这类器件的核心价值所在。LDO的输出噪声主要来源于其内部基准电压源和误差放大器的固有噪声。理论上，将n颗相同的LDO并联，其输出端的噪声电压密度可以降低为原来的 1/√n。这是因为每个LDO的噪声源是互不相关的随机信号，并联后它们在输出端叠加时是功率（电压平方）相加，再开方平均。所以，并联两颗，噪声理论上能降低约3dB（即降至单颗的70.7%）；并联四颗，能降低6dB（降至50%）。对于追求极致低噪声的模拟或射频电路，这个提升是实实在在的。

最后是热管理。单颗大电流LDO在高压差、大电流工作时，功耗（Pd = (Vin - Vout) * Iout）会非常大，所有热量都集中在一个小小的封装上，对散热设计是极大的挑战。而将功耗分散到多颗器件上，每颗器件的温升会显著降低，系统整体热可靠性更高，PCB布局也更灵活。

当然，并联不是简单的“把输出引脚连在一起”就完事了。最大的挑战在于电流均分。由于器件之间必然存在的参数差异（如基准电压微小的偏移Vos），直接并联会导致一颗LDO承担绝大部分电流，而另一颗几乎空载，严重时可能触发过流保护或导致器件过热损坏。因此，必须引入均流机制。

2.2 TPS7A96的独特优势与并联基础

TPS7A96为实现优雅的并联提供了很好的基础，这主要得益于它的两个关键特性：

1. 电流源设置输出电压：大多数可调LDO通过电阻分压网络从输出端反馈到FB引脚来设置电压。TPS7A96则不同，它通过一个从NR/SS引脚流出的恒定电流（典型值2μA）和一个外部电阻（RNR/SS）来设置电压。输出电压 Vout = INR/SS * RNR/SS。这种方式的好处是，在并联时，我们可以通过简单地调整这个设置电阻和电容，来让多颗LDO“看到”同一个设定点，而无需复杂的反馈网络匹配。

2. 独立的NR/SS引脚：这个引脚兼具噪声抑制和软启动双重功能。连接电容（CNR/SS）到地可以滤除内部基准噪声，实现超低噪声输出；同时，该电容也决定了输出电压的上升斜率，实现软启动。在并联应用中，我们可以通过公式调整这个RC网络，来优化并联系统的启动和噪声性能。

基于这些特性，TPS7A96的典型并联方案是：将多颗器件的IN、EN、NR/SS引脚分别连接在一起，OUT引脚则通过一个小的均流电阻（Ballast Resistor）后再连接到总的输出节点。这个均流电阻是保证电流平衡的关键，其阻值的选择是设计中的重中之重。

3. 关键参数计算与器件选型

3.1 输出电压设置电阻RNR/SS的计算与选型

这是使用TPS7A96的第一步。根据公式 Vout = INR/SS * RNR/SS，其中 INR/SS 典型值为2μA（具体需查数据手册电气特性表，可能有最小/典型/最大值）。因此，RNR/SS = Vout / INR/SS。

例如，需要输出3.3V，则 RNR/SS = 3.3V / 2μA = 1.65 MΩ。但数据手册中的表8-4给出了基于标准1%精度电阻的推荐值。对于3.3V，它推荐使用22.1kΩ。这是怎么回事？

注意：这里有一个关键点！数据手册中的计算是基于一个更复杂的模型，它考虑了内部电流源的精度和温度漂移，以及使用更常见的kΩ级电阻带来的便利性（1.65MΩ的电阻在精度、温漂和PCB漏电流方面可能带来问题）。因此，强烈建议直接使用数据手册表8-4中的推荐电阻值。这些值是经过验证的，能在全温度范围内提供最接近目标值的输出电压。

表8-4是一个非常重要的参考，它列出了从0.4V到5.0V常见电压值的推荐RNR/SS电阻及其计算输出电压。例如：

• 目标1.0V，推荐6.65kΩ，计算输出0.9975V。
• 目标1.2V，推荐8.06kΩ，计算输出1.209V。
• 目标3.3V，推荐22.1kΩ，计算输出3.315V。

实操心得：在实际采购时，除了关注阻值，更要关注电阻的类型和温漂。数据手册明确建议使用薄膜电阻（Thin-Film Resistor）。因为薄膜电阻相比厚膜电阻（Carbon Film）具有更低的噪声和更好的温度稳定性。对于电压精度要求高的场合，应选择低温漂系数的型号（如25ppm/°C或更低）。RNR/SS上的任何偏差都会直接成比例地影响输出电压精度。

3.2 并联场景下的参数调整计算

当决定并联n颗TPS7A96时，NR/SS网络的参数需要重新计算，这是并联设计的核心公式。

1. 并联NR/SS电阻（RNR/SS_Parallel）： 公式为：RNR/SS_Parallel = Vout_Target / (n * INR/SS) 因为n颗LDO的NR/SS引脚连在一起，它们提供的总设定电流是 n * INR/SS。为了产生相同的Vout，所需的电阻应相应减小。举例：设计目标Vout=3.3V，并联两颗（n=2），INR/SS=2μA。 则 RNR/SS_Parallel = 3.3V / (2 * 2μA) = 3.3V / 4μA = 825 kΩ。 但同样，我们应该寻找最接近的标准值，或参考数据手册的推导。有时为了简化，也可以直接使用单颗时的推荐值，但需要验证启动和噪声性能。

2. 并联NR/SS电容（CNR/SS_Parallel）： 公式为：CNR/SS_Parallel = n * CNR/SS_Single 软启动时间常数大致由 RNR/SS * CNR/SS 决定。为了在并联后保持与单颗器件相似的软启动斜率（即输出电压上升时间），需要将电容增大n倍。因为总的设定电流增大了n倍，要维持相同的dV/dt（= I/C），电容也需要同比增大。举例：单颗应用时推荐使用4.7μF的CNR/SS。并联两颗时，应使用 CNR/SS_Parallel = 2 * 4.7μF = 9.4μF。可以选择一个10μF的电容。

重要提示：数据手册特别强调，当使用大容量输出电容（COUT > 100μF）时，必须确保 COUT 与 CNR/SS 的比值小于100，并至少使用1μF的CNR/SS电容，以避免在启动过程中触发电流限制。例如，如果你用了1000μF的输出电容，那么CNR/SS至少需要10μF。在并联且使用大COUT时，这个条件需要被满足。

3.3 均流电阻（Ballast Resistor）的计算与选择

这是保证并联LDO可靠工作的关键。均流电阻串联在每个LDO的输出引脚和总的输出节点之间。它的作用是利用其阻值上的压降（ΔV = Iout * Rballast）来“软化”LDO的输出特性。当一颗LDO试图输出更多电流时，它对应的电阻上压降增大，其反馈点（对于TPS7A96是内部等效点）感知到的电压会略微降低，从而使其调整减少输出，实现自动的电流平衡。

电流不平衡度（εI）的公式如下： εI = (Vos * 2 * Rballast) / (Rballast² - ΔRballast²) 其中：

• εI：电流不平衡度（例如0.1代表10%）
• Vos：LDO误差放大器的输入失调电压（数据手册典型值，如200μV）
• Rballast：均流电阻的标称值
• ΔRballast：均流电阻实际值的偏差（来自公差和温漂）

为了简化分析，通常假设我们选用精度很高的电阻（ΔRballast ≈ 0），那么公式简化为：εI ≈ (2 * Vos) / Rballast。注意：这个简化公式可能和数据手册原文形式不同，但物理意义一致：失调电压Vos是造成不平衡的“源”，Rballast是抑制不平衡的“力”。Rballast越大，均流效果越好，但带来的代价是额外的功率损耗（P_loss = Iout² * Rballast）和输出电压降低（Vdrop = Iout * Rballast）。

设计实例：假设我们要求最大电流不平衡度不超过10%（即0.1），Vos取典型值200μV。 根据简化公式，所需 Rballast ≈ (2 * Vos) / εI = (2 * 200μV) / 0.1 = 4mΩ。 这意味着我们需要选择至少4mΩ的均流电阻。

实操要点：

1. 电阻选型：毫欧级电阻通常选用金属板或合金采样电阻。需要关注其额定功率。例如，单路输出1A，电阻4mΩ，功耗仅为4mW，很容易满足。但也要考虑峰值电流。
2. 精度与温漂：为了获得好的均流效果，应尽量选择公差小（如1%）、温漂低的电阻。同时，PCB布局上应确保两颗电阻的对称性和相同的散热条件，以减少ΔRballast。
3. 功耗与压降权衡：Rballast不能一味求大。假设输出3.3V/1A，如果Rballast为10mΩ，则每路压降为10mV，功耗10mW。这对于3.3V输出影响不大（约0.3%的调整率）。但如果输出电压本身很低（如1V），10mV的压降就占了1%，需要仔细评估。通常，在满足均流要求的前提下，选择尽可能小的阻值。

3.4 输入、输出及噪声抑制电容的选型

电容的选择直接影响电源的稳定性、噪声和瞬态响应。

1. 电容类型：数据手册明确推荐使用低ESR（等效串联电阻）和低ESL（等效串联电感）的多层陶瓷电容（MLCC）。 dielectric材料应选择X7R或X5R，它们在不同温度和直流偏压下的容量变化相对稳定。严禁使用Y5V材料的电容，因其容量随温度和电压变化极大，会导致系统不稳定。

2. 容量与直流偏压：陶瓷电容的标称容量是在0偏压、室温下测得的。当施加直流电压（如5V）时，其实际容量会显著下降，可能下降50%甚至更多。因此，数据手册推荐的输入、输出电容值（如10μF）已经考虑了约50%的降额。在实际选型时，应选择额定电压至少是工作电压1.5倍以上的电容，并查阅其直流偏压特性曲线，确保在最坏情况下（最高Vin，最高温度）的实际容量仍能满足要求。例如，为5V线路选电容，最好用10V或16V额定电压的型号。

3. 并联使用：对于输入电容，可以采用多个小容量电容并联来代替单个大电容。这样做的好处是：降低整体ESR和ESL，提供更低的阻抗路径，更好地抑制来自前级DCDC的高频开关噪声，并改善负载瞬态响应。输出电容同理，更大的输出容量可以减小负载瞬态下的电压波动，但会减慢系统响应速度，需要折中。

4. NR/SS电容（CNR/SS）：此电容至关重要，它决定了噪声抑制的低频拐点和软启动时间。通常推荐使用4.7μF或10μF的X7R/X5R陶瓷电容。如前所述，在并联应用中需要按比例增加容量。

4. 热管理设计与PCB布局实战

4.1 功耗计算与结温估算

LDO是线性器件，其功耗完全转化为热量：Pd = (Vin - Vout) * Iout。这是最关键的公式。举例：输入5V，输出3.3V，负载电流1A，则 Pd = (5 - 3.3) * 1 = 1.7W。 对于一颗3mm x 3mm的WSON封装，1.7W的功耗是巨大的，必须进行认真的热设计。

器件结温（Tj）的升高由功耗和环境温度共同决定：ΔT = Pd * RθJA。其中RθJA是结到环境的热阻，单位是°C/W。它的大小完全取决于PCB的散热设计。

数据手册给出的RθJA（如45°C/W）是在JEDEC标准测试板（通常有特定的铜层面积）上测得的，仅作为参考。在实际设计中，我们必须为芯片提供远优于此的散热路径。

更实用的方法是使用Psi（Ψ）热参数来估算。数据手册通常会提供ΨJT（结到封装顶部）和ΨJB（结到PCB板）。估算公式为： Tj ≈ Tt + Pd * ΨJT （通过测量芯片顶部温度Tt） 或 Tj ≈ Tb + Pd * ΨJB （通过测量芯片旁1mm处PCB表面温度Tb） 其中，ΨJT和ΨJB的值远小于RθJA，且对铜箔面积的依赖性较小，估算更准确。

设计目标：确保最大工作结温Tj_max低于数据手册规定的最大值（通常是125°C或150°C）。要留有足够的余量（建议Tj < 110°C），以保障长期可靠性。

热设计步骤：

1. 计算最大功耗：使用最大输入电压、最小输出电压和最大负载电流计算最坏情况下的Pd。
2. 确定允许温升：假设最高环境温度Ta为60°C，目标Tj为110°C，则允许温升ΔT = 50°C。
3. 计算所需热阻：所需RθJA_req = ΔT / Pd。
4. 设计PCB散热：通过增加铜箔面积、层数、使用散热过孔阵列、甚至添加散热片，将实际的热阻降低到所需值以下。

4.2 PCB布局黄金法则

糟糕的布局可以毁掉一个完美的原理图设计。对于TPS7A96这类高性能LDO，布局尤为关键。

1. 热焊盘（Thermal Pad）是生命线：必须将芯片底部的热焊盘牢固地焊接在PCB的铜箔上。这块铜箔要尽可能大，并通过多个散热过孔（Thermal Vias）连接到内部或底层的接地平面。过孔数量建议在9个或以上，排列成阵列。过孔直径建议0.3mm左右，孔壁镀铜要厚。这是将芯片内部热量导出的最主要路径。

2. 输入/输出电容“零距离”原则：输入电容（CIN）必须尽可能靠近IN和GND引脚。输出电容（COUT）必须尽可能靠近OUT和GND引脚。最好使用多个小尺寸的0402或0603封装的电容，直接放在芯片对应引脚的正下方或紧邻位置。目的是最小化电源环路面积，降低寄生电感。寄生电感会在负载瞬变时产生电压尖峰，影响稳定性并增加辐射噪声。

3. 敏感的反馈与NR/SS走线：虽然TPS7A96的反馈在内部，但它有SNS（Sense）引脚。必须通过一个低阻抗、干净的走线，直接连接到输出电容的正端或负载点，以实现真正的远端采样（Kelvin Connection）。切勿将SNS引脚悬空或通过长走线连接。NR/SS引脚的走线也应尽量短，并远离噪声源。

4. 接地策略：采用星型单点接地或接地平面。所有小信号地（如NR/SS电容地、反馈网络地）应通过单独的路径连接到芯片的热焊盘接地点（即“静地”）。然后，这个接地点再通过低阻抗路径连接到主电源地平面。输入和输出电容的接地端也应直接连接到这个“静地”点。这样可以避免大电流在地线上产生的压降干扰敏感的反馈电路。

5. 层叠与平面：对于有散热和高性能要求的应用，至少使用4层板。建议层叠为：顶层（信号/元件）、内层1（完整地平面）、内层2（电源平面或另一个地平面）、底层（信号/散热铺铜）。完整的地平面不仅提供了低阻抗的返回路径，也是散热的重要组成部分。

4.3 并联布局的特殊考量

当布局多颗并联的LDO时，对称性是关键。

1. 对称布局：尽量使每颗LDO的布局呈镜像对称。从输入电源到每颗LDO的IN引脚的走线长度和宽度应相同。每颗LDO的输入电容、输出电容、均流电阻的布局也应完全对称。
2. 均流电阻的放置：将均流电阻紧挨着每颗LDO的OUT引脚放置。测量每颗电阻到总输出节点的走线电阻，也应尽量保持一致。
3. 公共点的处理：输入电源的入口点、总输出节点，应使用一个“星型”连接点，确保各支路阻抗一致。
4. 散热均匀性：尽量将并联的LDO均匀分布在PCB上，避免集中在一个角落。确保每颗芯片下方的散热过孔阵列和铜箔面积一致。

5. 典型应用电路设计与性能验证

5.1 基于设计需求的完整电路设计

假设我们有一个具体的设计需求，来自数据手册的典型应用案例：

• 输入电压：5V (±3%)，来自一个1MHz开关频率的DCDC。
• 输出电压：3.3V (±1%)。
• 输出电流：最大1.5A，最小800mA。
• 噪声要求：在10Hz-100Hz频段 ≤ 100 nV/√Hz；100Hz-1kHz ≤ 10 nV/√Hz；>1kHz ≤ 3 nV/√Hz。
• PSRR要求：在1MHz时 > 50dB。

设计步骤：

1. 确定LDO数量：单颗TPS7A96最大电流1.5A，可满足要求。但为了预留余量、降低噪声和改善散热，我们决定采用双路并联。
2. 计算NR/SS网络：
   • 目标Vout=3.3V，查表得单颗推荐RNR/SS=22.1kΩ。
   • 并联两颗，计算RNR/SS_Parallel = 22.1kΩ / 2？不，更准确的方法是使用公式：RNR/SS_Parallel = Vout / (n * INR/SS)。假设INR/SS精确为2μA，则需825kΩ。但为简化并利用已验证值，我们可以尝试使用22.1kΩ，但需要验证启动和环路稳定性。保守起见，可以选用43.2kΩ（两个22.1kΩ并联的等效值附近的标准值）并进行测试。这里我们遵循数据手册对并联的指导，选用计算值附近的标准电阻，如825kΩ（选用820kΩ 1%薄膜电阻）。
   • CNR/SS：单颗推荐4.7μF。并联两颗，CNR/SS_Parallel = 2 * 4.7μF = 9.4μF。选用一个10μF，X7R，额定电压10V的陶瓷电容。
3. 计算均流电阻：假设允许10%电流失配，Vos=200μV，计算得Rballast ≥ 4mΩ。我们选择5mΩ，1%，1W的金属板采样电阻。每路功耗在1.5A/2=0.75A（假设均流理想）时为 (0.75^2)*0.005=2.8mW，远低于额定功率。
4. 输入/输出电容：
   • 输入电容（CIN）：为抑制1MHz的DCDC开关噪声，在每颗LDO的IN引脚就近放置一个10μF X7R陶瓷电容（额定10V）。此外，在电源入口处可再并联一个更大容量（如47μF）的电解电容或钽电容处理低频纹波，并并联一个0.1μF的陶瓷电容处理高频噪声。
   • 输出电容（COUT）：每颗LDO的OUT引脚（均流电阻前）就近放置一个10μF X7R陶瓷电容（额定6.3V或10V）。在总输出节点，再放置一个22μF的聚合物电容或低ESR电解电容，以优化负载瞬态响应。
5. 增加π型滤波器（可选但推荐）：为了进一步抑制高频噪声（特别是LDO自身噪声谱中可能存在的峰值），可以在LDO总输出之后、负载之前，增加一个π型滤波器。通常由一个铁氧体磁珠（Ferrite Bead）和两个电容组成（例如，一个在磁珠前对地，一个在磁珠后对地）。磁珠应选择在目标噪声频率（如几百kHz到几十MHz）有高阻抗、直流电阻低（<50mΩ）、额定电流足够的型号。

5.2 性能验证与测试要点

设计完成后，必须通过测试验证。

1. 基础功能测试：

   • 上电，测量输出电压是否在3.3V±1%范围内。
   • 测量每颗LDO输出引脚（均流电阻前）的电压，它们应该非常接近。轻微差异是由于Vos导致。
   • 测量每颗LDO的静态电流（Quiescent Current），应在数据手册范围内。

2. 负载调整率与电流均分测试：

   • 使用电子负载，从空载到满载（1.5A）以一定步进加载。
   • 在每颗LDO的均流电阻两端测量电压差（ΔV），根据ΔV / Rballast 计算出每路的电流I1, I2。
   • 绘制负载电流-每路电流曲线。计算在整个负载范围内，两路电流的最大偏差百分比。应满足设计目标（如<10%）。
   • 同时测量总输出电压随负载的变化，验证负载调整率。

3. 噪声与PSRR测试：

   • 需要使用低噪声放大器、频谱分析仪或专用的电源噪声测试设备。
   • 测试时，探头地线要尽可能短，最好使用同轴电缆和“探针针尖接地”的方式，避免引入测量环路噪声。
   • 验证在10Hz-1MHz频段内，输出噪声谱密度是否满足“三区”要求。
   • 测试PSRR时，需要在输入电压上叠加一个来自网络分析仪或信号发生器的小信号交流扰动，然后测量输出端的衰减。验证在1MHz时是否大于50dB。

4. 热性能测试：

   • 在最高环境温度、最大输入电压、满载条件下长时间运行。
   • 使用热成像仪或热电偶测量每颗TPS7A96芯片的表面温度（顶部）和PCB靠近芯片处的温度。
   • 利用ΨJT或ΨJB参数估算结温Tj。确保Tj在安全范围内，并有足够余量。
   • 触摸检查均流电阻和其他元件的温升是否正常。

6. 常见问题排查与实战技巧

6.1 启动失败或触发电流限制

现象：上电后输出电压无法建立，或上升到一半又掉下来，可能伴随芯片发热。排查：

1. 检查NR/SS电容：这是最常见的原因。CNR/SS太小会导致启动过快，涌入电流过大，触发过流保护（OCP）。确保CNR/SS至少为1μF，并且满足 COUT / CNR/SS < 100 的条件。如果用了大容量COUT（如1000μF），CNR/SS至少需要10μF。
2. 检查负载：断开负载，看LDO空载能否正常启动。如果能，说明负载存在大的容性负载或短路。需要检查负载电路。
3. 检查输入电压：确保输入电压高于输出电压加上LDO的压差（Dropout Voltage）。TPS7A96的压差很低，但在大电流下仍需几百mV。确保输入电源有能力提供启动时的浪涌���流。
4. 检查使能信号：确认EN引脚电平正确，满足启动/关断阈值。

6.2 输出噪声过大或高频振荡

现象：输出电压上有较大的高频纹波或出现振荡，噪声测试超标。排查：

1. 输入电容布局：这是首要怀疑对象。输入电容CIN必须紧贴IN和GND引脚。如果走线过长，开关电源的噪声会直接耦合到LDO内部。用示波器探头尖测IN引脚，地线环尽量小，观察是否有高频噪声。如果有，改善输入电容的布局和数量。
2. 输出电容类型与ESR：确保使用X7R/X5R的陶瓷电容，避免使用Y5V。某些LDO对输出电容的ESR有最小值要求以维持环路稳定，但TPS7A96设计用于低ESR陶瓷电容，一般没问题。但如果并联了非常大量的电容（如数百μF），导致总ESR极低，有可能在特定条件下引发振荡。可以尝试在输出端串联一个小的磁珠或电阻（几十到几百毫欧），或并联一个具有稍高ESR的电容（如钽电容）。
3. NR/SS电容：CNR/SS不仅影响启动，也影响低频噪声抑制。确保其容值足够，并且是低泄漏、低介电吸收的优质陶瓷电容。
4. π型滤波器：如果噪声峰值出现在特定频率（如900kHz），增加一个π型滤波器（磁珠+电容）通常是立竿见影的解决方案。注意磁珠的直流电阻和额定电流。

6.3 并联系统电流严重不均

现象：其中一颗LDO异常发热，另一颗温度很低，测量均流电阻压降差异巨大。排查：

1. 测量每颗LDO的“本地”输出电压：在每颗LDO的OUT引脚（均流电阻之前）测量电压。由于Vos的存在，它们可能有几毫伏的差异。这个差异除以均流电阻值，就是初始的电流不平衡。如果差异过大（>10mV），可能是芯片本身Vos超标，考虑更换芯片。
2. 检查均流电阻：用万用表精确测量两颗均流电阻的阻值，确保它们的一致性在1%以内。检查焊接是否良好。
3. 检查PCB布局对称性：检查从输入电源到两颗LDO的IN引脚的走线阻抗是否一致。检查两颗LDO的接地路径是否对称。不对称的布局会导致微小的电压差，被放大为电流差。
4. 检查散热对称性：如果一颗LDO因为布局靠近其他热源而温度更高，其内部参数会漂移，可能导致电流进一步增大，形成热失控正反馈。确保散热条件一致。

6.4 热性能不达标

现象：芯片在满载下温度过高，接近或超过125°C。解决：

1. 优化散热过孔：增加热焊盘下的过孔数量，并确保过孔孔壁镀铜良好。如果可能，将过孔填充导热环氧树脂。
2. 扩大铜箔面积：尽可能扩大顶层和底层连接热焊盘的铜箔面积。连接到内部地平面。
3. 增加铜厚：对于大电流应用，可以考虑使用2oz（70μm）或更厚的铜箔。
4. 使用外部散热片：如果空间允许，可以在芯片顶部粘贴一个小型散热片。
5. 降低功耗：这是最根本的方法。检查输入电压是否过高？能否降低输入电压？或者将部分负载转移到效率更高的开关电源上？
6. 增加并联数量：如果单路或双路并联散热压力大，可以考虑增加为三路或四路并联，将功耗进一步分散。

6.5 瞬态响应差

现象：负载电流突变时，输出电压出现大的过冲或下冲，恢复时间慢。改善：

1. 增加输出电容：这是最直接的方法，特别是使用低ESR的陶瓷电容，可以快速提供或吸收电荷。但注意容量太大会影响环路稳定性。
2. 优化前级电源：确保输入电源（通常是DCDC）本身有良好的瞬态响应，并且输入电容足够，能快速响应LDO输入电流的需求。
3. 检查反馈环路：对于TPS7A96，确保SNS引脚直接、低阻抗地连接到输出电容的正端，实现真正的远端采样。任何在此走线上的电感或电阻都会恶化瞬态响应。
4. 考虑使用前馈电容（Feed-Forward Capacitor）：虽然TPS7A96的数据手册没有特别强调，但有些LDO允许在反馈分压电阻上并联一个小电容，可以提升高频响应。但这需要仔细评估，可能引入不稳定。

最后一点个人体会：LDO并联设计，原理计算只是第一步，真正的挑战在PCB布局和调试。一定要养成“先仿真后布局，布局后仔细检查对称性，制板后先做基础测试再上满载”的习惯。尤其是热设计，宁保守勿激进。在原型板上多留一些测试点，比如每颗LDO的输入、输出（均流电阻前后）、电流检测点，会为后期的调试带来巨大的便利。电源是系统之基，多花些时间把它做扎实，后续的模拟、数字、射频电路才能稳定发挥。