1. 次小值统计问题的硬件实现背景

在数字IC设计领域，手撕代码是工程师必须掌握的核心技能之一。乐鑫科技的笔试题中，次小值统计问题因其典型的硬件实现特性而备受关注。这个问题要求设计一个模块，能够实时统计输入序列中的次小值及其出现次数。看似简单的需求背后，却隐藏着对硬件思维和Verilog编码能力的深度考察。

实际工程中，类似的需求广泛存在于数据预处理、异常检测和统计计算等场景。比如在无线通信系统中，我们需要快速找出信号强度次优的频点；在传感器网络中，可能需要统计环境参数的次小值变化趋势。这类问题往往需要在单周期内完成计算，对时序和面积都有严格要求。

2. 基础实现方案：双寄存器比较法

2.1 算法原理分析

最直观的实现思路是采用双寄存器比较法。这个方法的核心是维护两个寄存器：一个存储当前最小值（min），另一个存储当前次小值（sec_min）。每个时钟周期，根据新输入数据din与这两个寄存器的关系，更新相应的值和计数器。

具体逻辑可以分为五种情况：

1. 当din小于当前最小值时，需要将min的值降级为sec_min，同时将din赋值给min
2. 当din等于当前最小值时，只需递增最小值计数器
3. 当din小于当前次小值但大于最小值时，更新sec_min为din
4. 当din等于当前次小值时，递增次小值计数器
5. 当din大于次小值时，不做任何操作

2.2 Verilog实现代码

module sec_min( input clk, // 时钟信号 input rst_n, // 异步复位 input [9:0] din, // 10bit无符号输入 input din_vld, // 数据有效信号 output [9:0] dout, // 次小值输出 output [8:0] cnt // 次小值出现次数 ); reg [10:0] min, sec_min; // 扩展1bit防止溢出 reg [8:0] cnt_min, cnt_sec; reg [9:0] dout_reg; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin min <= 11'b111_1111_1111; // 初始化为最大值 sec_min <= 11'b111_1111_1111; cnt_min <= 9'd0; cnt_sec <= 9'd0; dout_reg <= 10'd0; end else if (din_vld) begin if (din < min) begin sec_min <= min; min <= din; cnt_sec <= cnt_min; cnt_min <= 9'd1; end else if (din == min) begin cnt_min <= cnt_min + 1'b1; end else if (din < sec_min) begin sec_min <= din; cnt_sec <= 9'd1; end else if (din == sec_min) begin cnt_sec <= cnt_sec + 1'b1; end end end assign dout = sec_min[9:0]; assign cnt = cnt_sec; endmodule

2.3 仿真验证方法

为了验证模块的正确性，我们需要设计全面的测试用例。典型的测试序列应该包含以下场景：

• 单调递减序列
• 单调递增序列
• 随机波动序列
• 连续相同值序列
• 最小值出现在序列末尾的情况

module tb_sec_min(); reg clk, rst_n; reg [9:0] din; reg din_vld; wire [9:0] dout; wire [8:0] cnt; // 时钟生成 always #5 clk = ~clk; initial begin clk = 0; rst_n = 1; din_vld = 0; #10 rst_n = 0; // 复位 #20 rst_n = 1; // 测试序列1：15,15,19,19,19,18,17,16,16,14 din_vld = 1; din = 15; #10; din = 15; #10; din = 19; #10; din = 19; #10; din = 19; #10; din = 18; #10; din = 17; #10; din = 16; #10; din = 16; #10; din = 14; #10; din_vld = 0; #100 $finish; end sec_min uut ( .clk(clk), .rst_n(rst_n), .din(din), .din_vld(din_vld), .dout(dout), .cnt(cnt) ); endmodule

3. 优化策略一：时序优化设计

3.1 关键路径分析

在基础实现中，关键路径通常出现在比较逻辑和寄存器更新之间。当输入数据din需要同时与min和sec_min比较时，会产生两级比较逻辑：

1. din与min的比较
2. din与sec_min的比较

这两级比较串联会导致组合逻辑延迟增加，可能无法满足高频时钟的要求。在工艺节点较先进或时钟频率较高的情况下，这会成为性能瓶颈。

3.2 流水线优化方案

为了提高时序性能，可以采用两级流水线设计：

• 第一拍：完成din与min的比较
• 第二拍：完成din与sec_min的比较

虽然这会引入一个周期的延迟，但可以将关键路径缩短为单级比较，显著提高最大工作频率。

module sec_min_pipeline( input clk, input rst_n, input [9:0] din, input din_vld, output [9:0] dout, output [8:0] cnt ); // 第一级流水：处理min比较 reg [9:0] stage1_din; reg stage1_vld; reg [9:0] min; reg [8:0] cnt_min; wire less_than_min = (stage1_din < min); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin min <= 10'h3FF; cnt_min <= 9'd0; stage1_din <= 10'd0; stage1_vld <= 1'b0; end else begin stage1_din <= din; stage1_vld <= din_vld; if (din_vld) begin if (din < min) begin min <= din; cnt_min <= 9'd1; end else if (din == min) begin cnt_min <= cnt_min + 1'b1; end end end end // 第二级流水：处理sec_min比较 reg [9:0] sec_min; reg [8:0] cnt_sec; wire less_than_sec = (stage1_din < sec_min) && (stage1_din > min); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin sec_min <= 10'h3FF; cnt_sec <= 9'd0; end else if (stage1_vld) begin if (less_than_min) begin sec_min <= min; cnt_sec <= cnt_min; end else if (less_than_sec) begin sec_min <= stage1_din; cnt_sec <= 9'd1; end else if (stage1_din == sec_min) begin cnt_sec <= cnt_sec + 1'b1; end end end assign dout = sec_min; assign cnt = cnt_sec; endmodule

4. 优化策略二：面积优化设计

4.1 资源占用分析

基础实现使用了以下硬件资源：

• 两个11位寄存器（min和sec_min）
• 两个9位计数器（cnt_min和cnt_sec）
• 多路比较器和选择器

在资源受限的场合，我们可以通过以下方式优化面积：

1. 减少寄存器位宽
2. 复用比较逻辑
3. 优化计数器实现

4.2 精简架构实现

观察到次小值永远不会小于最小值，我们可以优化存储方式：

module sec_min_compact( input clk, input rst_n, input [9:0] din, input din_vld, output [9:0] dout, output [8:0] cnt ); reg [9:0] min; reg [9:0] delta; // sec_min = min + delta reg [8:0] cnt_min, cnt_sec; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin min <= 10'h3FF; delta <= 10'h3FF; cnt_min <= 9'd0; cnt_sec <= 9'd0; end else if (din_vld) begin if (din < min) begin // 新最小值出现，原min成为sec_min delta <= min - din; min <= din; cnt_sec <= cnt_min; cnt_min <= 9'd1; end else if (din == min) begin cnt_min <= cnt_min + 1'b1; end else if (delta == 10'h3FF || din < (min + delta)) begin // 新次小值出现 delta <= din - min; cnt_sec <= 9'd1; end else if (din == (min + delta)) begin cnt_sec <= cnt_sec + 1'b1; end end end assign dout = min + delta; assign cnt = cnt_sec; endmodule

这种实现方式将sec_min表示为min加上一个差值delta，在某些情况下可以减少比较器的复杂度。特别是当数据分布较为集中时，delta的位宽可以进一步优化。

5. 工程实践中的注意事项

5.1 复位策略选择

在实际工程中，复位策略需要谨慎选择：

• 异步复位：确保电路在任何情况下都能快速复位，但要注意复位释放时的亚稳态问题
• 同步复位：更利于时序分析，但会增加组合逻辑路径

对于本设计，推荐使用异步复位同步释放策略：

// 异步复位同步释放逻辑 reg [1:0] rst_sync; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin rst_sync <= 2'b00; end else begin rst_sync <= {rst_sync[0], 1'b1}; end end wire sync_rst_n = rst_sync[1];

5.2 边界条件处理

需要特别注意的边界条件包括：

1. 初始状态：复位后min和sec_min应初始化为最大值
2. 数据有效信号：din_vld为低时不应更新任何寄存器
3. 计数器溢出：根据题目要求，计数器溢出时重新计数
4. 输入全为相同值：此时次小值实际上不存在，需要特殊处理

5.3 验证覆盖率

完整的验证计划应该覆盖以下场景：

• 正常功能测试：各种数据序列
• 极端情况测试：连续相同值、单调序列
• 时序验证：建立/保持时间检查
• 复位测试：同步/异步复位行为
• 功耗分析：动态功耗评估

6. 乐鑫科技考察要点解析

乐鑫科技在数字IC笔试中设置此类题目，主要考察以下几个方面的能力：

1. 硬件思维：能否将算法转化为高效的硬件实现
2. Verilog编码：代码风格、可读性和可维护性
3. 优化能力：在时序、面积和功耗之间的权衡
4. 验证意识：测试用例的设计能力
5. 工程素养：对复位、时钟、异常处理等工程问题的考虑

在实际面试中，面试官可能会进一步追问：

• 如何扩展设计以支持动态更新阈值？
• 如果输入数据位宽增加到16bit，设计需要做哪些调整？
• 如何验证设计的正确性？会设计哪些测试用例？

7. 其他实现方案对比

7.1 排序网络简化版

另一种思路是采用简化版的排序网络，对输入序列进行部分排序：

module sort_based_sec_min( input clk, input rst_n, input [9:0] din, input din_vld, output [9:0] dout, output [8:0] cnt ); // 两级排序单元 reg [9:0] min, sec_min; reg [8:0] cnt_min, cnt_sec; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin min <= 10'h3FF; sec_min <= 10'h3FF; cnt_min <= 9'd0; cnt_sec <= 9'd0; end else if (din_vld) begin // 第一级排序：din vs min if (din < min) begin sec_min <= min; min <= din; cnt_sec <= cnt_min; cnt_min <= 9'd1; end else if (din == min) begin cnt_min <= cnt_min + 1'b1; end else begin // 第二级排序：din vs sec_min if (din < sec_min) begin sec_min <= din; cnt_sec <= 9'd1; end else if (din == sec_min) begin cnt_sec <= cnt_sec + 1'b1; end end end end assign dout = sec_min; assign cnt = cnt_sec; endmodule

这种实现本质上与双寄存器法类似，但更强调排序的思想。在需要同时获取多个统计量（如前N个最小值）时，这种思路更容易扩展。

7.2 状态机实现

也可以使用状态机来管理不同的比较状态：

module fsm_based_sec_min( input clk, input rst_n, input [9:0] din, input din_vld, output [9:0] dout, output [8:0] cnt ); typedef enum { INIT, GOT_MIN, GOT_SEC_MIN } state_t; reg [1:0] state; reg [9:0] min, sec_min; reg [8:0] cnt_min, cnt_sec; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= INIT; min <= 10'h3FF; sec_min <= 10'h3FF; cnt_min <= 9'd0; cnt_sec <= 9'd0; end else if (din_vld) begin case (state) INIT: begin min <= din; cnt_min <= 9'd1; state <= GOT_MIN; end GOT_MIN: begin if (din < min) begin sec_min <= min; min <= din; cnt_sec <= cnt_min; cnt_min <= 9'd1; end else if (din > min) begin sec_min <= din; cnt_sec <= 9'd1; state <= GOT_SEC_MIN; end else begin cnt_min <= cnt_min + 1'b1; end end GOT_SEC_MIN: begin if (din < min) begin sec_min <= min; min <= din; cnt_sec <= cnt_min; cnt_min <= 9'd1; end else if (din == min) begin cnt_min <= cnt_min + 1'b1; end else if (din < sec_min) begin sec_min <= din; cnt_sec <= 9'd1; end else if (din == sec_min) begin cnt_sec <= cnt_sec + 1'b1; end end endcase end end assign dout = sec_min; assign cnt = cnt_sec; endmodule

状态机实现虽然代码量稍大，但在处理更复杂的统计需求时更具扩展性，状态转移逻辑也更清晰。