1. 硬件除法器的前世今生：从手算到算法演进

第一次接触Verilog除法器设计时，我和大多数初学者一样，天真地以为直接写个a/b就能搞定。直到实际跑仿真才发现，这行简单的代码综合出来的电路面积大得惊人，时序根本收敛不了。这才明白在硬件世界里，除法运算从来都不是个省油的灯。

为什么硬件除法这么难？想象一下小学列竖式计算27÷5的过程：先比较2和5（不够除），再拿27和5比较（商5余2）。二进制除法也是类似逻辑，但硬件需要把每个比较、减法、移位操作都转化为时钟驱动的电路动作。早期的恢复余数法就像个认真的会计，每步计算都小心翼翼：先试探性做减法，如果发现余数变负就赶紧加回去"恢复原状"。我在Xilinx Artix-7板子上实测，完成32位除法需要32个时钟周期，确实慢得像老牛拉车。

后来出现的非恢复余数法则像个精明的商人，发现余数为负时不急着恢复，而是记下这个"错误"并在下一步补偿。这种聪明的做法能节省约30%的运算周期。但真正带来质变的是SRT算法，它像同时抛接多个球的杂技演员，通过预判多个商位来并行计算。在Intel的Nehalem处理器中，SRT算法使得64位浮点除法只需11个周期。

2. 恢复余数法：硬件除法的启蒙课

2.1 算法原理拆解

恢复余数法的核心思想就像我们小时候学除法时用的"试商法"。假设要计算27÷5（二进制11011÷101）：

1. 初始化时，把被除数27（11011）左移扩展为32位，除数5（101）保持原样
2. 从高位开始，每次取被除数的前几位与除数比较
3. 如果够减：商置1，执行减法，余数左移1位
4. 如果不够减：商置0，余数直接左移1位

用Verilog实现时，关键代码结构是这样的：

always @(posedge clk) begin if (remainder >= divisor) begin quotient <= {quotient[30:0], 1'b1}; remainder <= (remainder - divisor) << 1; end else begin quotient <= {quotient[30:0], 1'b0}; remainder <= remainder << 1; end end

2.2 实际工程中的坑点

在Altera Cyclone IV上实现时，我踩过三个典型的坑：

1. 位宽处理：忘记给被除数高位补零，导致负数结果出错。比如-27÷5时，必须先把-27转换为补码形式。
2. 时序收敛：直接实现的组合逻辑版本导致Fmax只有50MHz。后来改用三级流水线，才提升到150MHz。
3. 终止条件：最初忘记设置计数器，导致除法运算永不停止。后来添加了位宽计数器：

reg [4:0] count; always @(posedge clk) begin if (count == 5'b11111) done <= 1'b1; else count <= count + 1; end

实测数据显示，32位恢复余数除法器需要：

• 32个时钟周期
• 约800个LUT资源
• 典型延迟约64ns（@100MHz）

3. 非恢复余数法：减法优化的艺术

3.1 算法升级关键

非恢复余数法的精妙之处在于它发现了数学上的等效性：当余数为负时，不必恢复原值，而是在下一步操作中改为加除数。这就好比走错路时不需要回到原点，而是调整后续路线来补偿。

具体操作流程：

1. 余数为正：商1，余数左移后减除数
2. 余数为负：商0，余数左移后加除数

Verilog实现的核心差异在这段代码：

always @(posedge clk) begin if (remainder[31]) begin // 余数为负 quotient <= {quotient[30:0], 1'b0}; remainder <= (remainder << 1) + divisor; end else begin // 余数为正 quotient <= {quotient[30:0], 1'b1}; remainder <= (remainder << 1) - divisor; end end

3.2 性能对比实测

在Xilinx Zynq-7000上对比两种算法：

可以看到非恢复余数法在各方面都有优势，特别是在周期数上减少了31%。这是因为避免了恢复操作带来的额外时钟开销。

4. SRT算法：并行计算的巅峰之作

4.1 算法核心思想

SRT算法（以三位发明者Sweeney、Robertson和Tocher命名）的革命性在于：

1. 冗余数制：允许商位取-1、0、1，扩大选择空间
2. 查找表预判：根据部分余数和除数的几个高位比特，预判多个商位
3. 并行计算：通过重叠计算窗口实现流水线加速

典型的SRT实现会包含：

• 商位选择逻辑（QSL）
• 部分余数计算单元
• 商转换模块（将-1,0,1转换为标准二进制）

4.2 硬件实现挑战

在TSMC 28nm工艺下实现Radix-4 SRT除法器时，遇到的主要挑战是：

1. 查找表设计：需要平衡精度和面积，通常6-8bit的查找表性价比最高
2. 进位保留加法器：用于快速计算部分余数，比常规加法器快30%
3. 时序收敛：多级流水线间的时序匹配需要精细调整

一个简化的SRT阶段实现示例：

// 商位选择逻辑 always @(*) begin casez ({partial_remainder[31:28], divisor[31:29]}) 5'b000??: q_bit = 2'b00; // 商0 5'b001??: q_bit = 2'b01; // 商+1 5'b111??: q_bit = 2'b11; // 商-1 default: q_bit = 2'bxx; endcase end // 部分余数计算 always @(posedge clk) begin case (q_bit) 2'b01: partial_remainder <= (partial_remainder << 2) - divisor; 2'b11: partial_remainder <= (partial_remainder << 2) + divisor; default: partial_remainder <= partial_remainder << 2; endcase end

4.3 性能飞跃

在Intel Stratix 10上的实测数据：

虽然SRT的资源消耗更大（约多40%LUT），但其吞吐量提升了3倍以上。在需要高频运算的DSP和AI加速器中，这种trade-off非常值得。

5. 工程选型指南：何时用何种算法

5.1 资源与速度的权衡

根据多年项目经验，我总结出这个选型矩阵：

1. 超低功耗场景（IoT节点）：

   • 选择：恢复余数法
   • 理由：虽然慢但面积最小，静态功耗可低至5μW

2. 中等性能需求（工业控制）：

   • 选择：非恢复余数法
   • 理由：平衡性好，200MHz下功耗约50mW

3. 高性能计算（5G基站、AI加速）：

   • 选择：Radix-4/8 SRT
   • 理由：支持GHz级运算，吞吐量是关键

5.2 实际项目案例

在最近的一个电机控制项目中，我们需要在FPGA中实现100ns内的除法运算：

• 最初尝试SRT：频率达标但功耗超限
• 改用非恢复余数法+两级流水：完美满足要求
• 最终资源占用：623 LUTs, 12 DSP slices

关键配置参数：

module divider #( parameter WIDTH = 16, parameter PIPELINE = 2 )( input clk, input [WIDTH-1:0] dividend, input [WIDTH-1:0] divisor, output [WIDTH-1:0] quotient ); // 根据PIPELINE参数选择实现方式 generate if (PIPELINE == 1) begin // 单周期非恢复余数实现 end else begin // 流水线优化版本 end endgenerate endmodule

6. 进阶技巧：优化你的除法器

6.1 时序优化三板斧

1. 操作数隔离：在非运算周期关闭数据路径的时钟门控

   always @(posedge clk or posedge reset) begin if (reset) begin // 复位逻辑 end else if (enable) begin // 实际运算逻辑 end end

2. 进位预测加法器：使用Kogge-Stone结构加速关键路径

3. 动态位宽调整：根据实际精度需求动态关闭高位计算

6.2 验证要点

构建完善的测试框架需要考虑：

1. 边界测试：除数为1、被除数为0等特殊情况
2. 随机测试：用$random生成上千组测试向量
3. 形式验证：用Synopsys VC Formal验证等价性

我的验证环境通常包含：

initial begin // 常规测试 test_case(32'h0000_0000, 32'h0000_0001); // 0/1 test_case(32'hFFFF_FFFF, 32'h0000_0001); // -1/1 // 随机测试 repeat(1000) begin dividend = $random; divisor = $random; #100; if (divisor == 0) check_overflow(); else check_result(); end end

7. 从理论到硅片：我的踩坑实录

去年在设计一款AI芯片的除法单元时，SRT算法在仿真阶段表现完美，但流片后出现约1e-5的错误率。经过三个月排查，发现是商位选择逻辑的亚稳态导致。最终通过以下措施解决：

1. 在查找表输出添加两级寄存器
2. 优化时钟树平衡
3. 增加动态误差检测电路

这个教训让我明白：算法级的正确性≠芯片级的可靠性。现在我的设计清单里一定会包含：

• 亚稳态分析报告
• 跨时钟域检查
• 生产测试向量覆盖

有时最简单的解决方案反而最有效。曾有个项目需要计算1/x，团队纠结于高精度除法器设计，最后发现用查表法+牛顿迭代就能满足需求，节省了20%的面积。这提醒我们：不要过度设计，适合的才是最好的。