1. 项目概述与MibSPI核心价值

在嵌入式开发，尤其是汽车电子和工业控制这类对实时性和数据吞吐量要求极高的领域，传统的SPI（串行外设接口）常常会显得力不从心。你肯定遇到过这样的场景：主控芯片需要同时与多个传感器、存储器或通信模块交换数据，频繁的CPU中断处理、数据搬运和SPI参数重配置，不仅消耗了大量CPU资源，还可能导致关键数据流的中断或延迟。标准SPI就像一条单车道，一次只能处理一辆车（一个数据缓冲区），前车不走，后车就得等着。而德州仪器（TI）在其TMS470等平台微控制器中引入的多缓冲SPI（Multi-buffered SPI, MibSPI），则相当于为这条通信通道修建了一个智能化的“多层立交桥”和“调度中心”。

MibSPI绝不仅仅是增加了几个缓冲区那么简单。它的核心思想是将数据搬运和传输调度的职责从CPU手中剥离，交给硬件自动完成。它内置了一块多缓冲RAM，可以预先存放多个待发送和接收数据的“包裹”，并引入了“传输组（Transfer Group）”的概念。你可以把每个传输组想象成一条预设好的物流线路，里面包含多个连续的“站点”（缓冲区）。一旦设置好触发条件（比如外部引脚信号、定时器事件，甚至软件命令），硬件就会自动、有序地跑完这条线路上的所有站点，完成整组数据的收发，期间几乎不需要CPU干预。这对于需要周期性、大批量传输数据的应用（如电机控制中的多路ADC采样、车载网络中的网关数据转发）来说，是革命性的效率提升。

本文将从最基础的SPI原理出发，但重点会放在如何通过配置MibSPI那一系列功能强大的控制寄存器，来驾驭这套复杂的硬件调度系统。我们会深入解析MIBSPIE、TGxCTRL、TGITENST/CR、TGINTFLAG等关键寄存器每个比特位的含义，并结合实际应用场景，手把手带你完成从标准SPI模式切换到多缓冲模式，再到配置复杂传输组和中断的完整流程。无论你是正在评估TI平台的新手，还是希望优化现有SPI通信性能的老手，这篇深度解析都能为你提供清晰的路线图和避坑指南。

2. 从基础SPI到MibSPI的架构跃迁

在深入寄存器之前，我们必须先理解MibSPI在架构上做了哪些根本性的改变。这有助于我们明白后续每一个配置项的意义。

2.1 标准SPI的工作模式与瓶颈

标准SPI通信通常围绕几个核心寄存器进行：控制寄存器（SPICCR/SPICTL）用于设置主从模式、时钟极性和相位；状态寄存器（SPISTS）用于查询中断标志和错误；数据寄存器（SPIDAT/SPIRXBUF/SPITXBUF）用于读写数据。每次传输，CPU都需要：

1. 检查状态或等待中断，确认上一帧传输完成。
2. 将新数据写入发送缓冲区。
3. 如果是接收，还需要从接收缓冲区读取数据。
4. 如果需要改变通信参数（如速率、数据长度），还需重配置相关寄存器。

这个过程在低速或单任务场景下没问题。但在高实时性系统中，频繁的上下文切换和软件延时成为了主要瓶颈。例如，一个电机控制应用需要以100kHz的频率同时读取3个编码器和2个温度传感器，使用标准SPI几乎会让CPU疲于奔命。

2.2 MibSPI的核心增强机制

MibSPI通过以下两个核心机制解决了上述问题：

1. 多缓冲RAM（Multi-buffer RAM）这是MibSPI的数据仓库。它是一块物理上独立的内存区域，被划分为多个缓冲区（Buffer），每个缓冲区对应一次SPI数据传输单元。例如，一个16位数据宽度的SPI传输，就会占用一个16位的缓冲区。这块RAM被分为两部分：一部分用于发送（TX RAM），一部分用于接收（RX RAM）。开发者可以像操作数组一样，提前将需要发送的多个数据帧顺序写入TX RAM的连续缓冲区中，并指定接收数据存放的RX RAM起始位置。传输开始后，硬件会自动按顺序从TX RAM取数据发送，并将接收到的数据存入RX RAM的对应位置。

2. 传输组（Transfer Group, TG）与硬件调度器这是MibSPI的大脑。一个传输组定义了一个连续的数据传输任务。它包含以下关键属性：

• 起始指针（PSTART）和结束指针（PEND）：定义了该传输组所覆盖的缓冲区范围（即从哪个缓冲区开始，到哪个缓冲区结束）。
• 触发源（TRIGSRC）与触发事件（TRIGEVT）：定义了启动这个传输组的“开关”。可以是外部引脚的电平/边沿、内部定时器（Tick Counter）溢出，甚至是“始终有效”的软件触发。
• 传输模式（ONESHOT）：定义该组是触发一次只执行一遍（单次模式），还是触发后循环执行（连续模式）。
• 优先级：多个传输组可以同时使能，硬件调度器会根据预设的固定优先级（通常是TG0最高，TG15最低）来决定哪个组先执行。高优先级组可以抢占低优先级组。

有了这两个机制，CPU的工作就简化为：初始化阶段，配置好MibSPI全局参数和各个传输组；运行阶段，只需填充TX RAM的数据缓冲区，或从RX RAM读取数据。具体的传输调度、时序控制、中断产生，全部由硬件自动管理，极大解放了CPU。

3. 核心控制寄存器深度解析

理解了架构，我们再来逐一看那些让这套系统运转起来的控制寄存器。手册中的描述是准确的，但往往过于碎片化。我将结合实战经验，为你梳理出配置的逻辑脉络和关键要点。

3.1 模式使能与扩展配置：MIBSPIE寄存器

这个寄存器是进入MibSPI世界的“总开关”和“功能扩展卡”。

• 位0 - MSPIENA（多缓冲模式使能）：这是最重要的位。上电或复位后，该位默认为0，MibSPI运行在“兼容模式”，此时它的行为完全等同于一个标准SPI模块，所有多缓冲相关的寄存器都无法写入。你必须先配置好SPI的基本参数（通过SPIGCR0等寄存器），最后再将此位置1，才能解锁多缓冲模式的所有高级功能。这是一个常见的坑点：如果发现TGxCTRL等寄存器写不进去，首先检查MSPIENA是否已置位。
• 位16 - RXRAMACCESS（接收RAM访问控制）：正常运行时，RX RAM是只读的，由硬件自动更新。此位置1后，CPU可以对整个多缓冲RAM（包括RX部分）进行读写。这个功能主要用于芯片出厂测试或做内存完整性自检（MBIST），在正常应用程序中，强烈建议保持为0，避免软件意外破坏接收到的数据。
• 位[11:8] - EXTENDED_BUF_ENA（扩展缓冲区使能）：这是一个硬件可裁剪的功能。默认情况下，MibSPI支持最多128个TX和128个RX缓冲区。如果芯片在设计时通过EXTENDED_BUF参数启用了扩展支持，则可以通过此字段启用256个缓冲区。写入值1010b使能，0101b禁用，其他值无效。在规划大型数据流时，首先要查阅芯片数据手册，确认你的具体型号是否支持此扩展。

注意：对MIBSPIE寄存器的写操作通常需要处于特权（Privilege）模式。在基于RTOS的系统中，如果配置代码运行在用户任务中，可能需要通过系统调用或驱动接口来完成。

3.2 传输组控制核心：TGxCTRL寄存器

这是配置每个传输组（TG0-TG15）行为的核心寄存器。理解了TG0CTRL，其他TG1CTRL到TG15CTRL都大同小异，只是地址偏移不同（基地址 + 0x98 + 4*x）。

位31 - TGENA（传输组使能）：该组的开关。置1后，该传输组就处于“待命”状态，一旦满足触发条件即可启动。一个关键行为是：即使��个高优先级传输组正在传输，你使能一个低优先级组，这个低优先级组也会被记录，并等待高优先级组完成后再执行。这允许动态调度任务。

位30 - ONESHOT（单次触发模式）：

• 1（单次模式）：一次有效的触发事件只会让该传输组执行一遍从PSTART到PEND的完整缓冲区传输。完成后，硬件会自动将TGENA位清零。这非常适合需要精确控制单次采样或命令发送的场景。例如，触发一次ADC转换并读取结果。
• 0（连续模式）：只要触发条件持续满足（对于电平触发）或不断有触发事件（对于边沿触发），该传输组会循环执行。这对于需要持续流传输的应用非常有用，比如向DAC发送连续的波形数据。

位29 - PRST（指针复位模式）：这个位控制当一次传输还未完成时，新的触发事件到来该如何处理。

• 1（复位指针）：新的触发事件会立即复位当前缓冲区指针PCURRENT到起始地址PSTART，并重新开始传输。这仅对电平触发（TRIGEVT = 高有效或低有效）有意义，因为边沿触发无法在传输中段被重新触发。这种模式可用于实现“最新数据优先”，例如，一个模拟看门狗信号，当信号有效时持续传输一组监控数据，一旦信号变化（新的触发），立即从头开始传输最新数据。
• 0（忽略事件）：传输过程中到来的新触发事件被忽略。这保证了当前数据块的完整性，适用于必须完整传输不能被打断的场合。

位28 - TGTD（传输组已触发状态）：这是一个只读状态位。为1表示该传输组已被触发，正在等待或正在被调度器服务。你可以通过查询LTGPEND寄存器中的TGINSERVICE字段来精确知道当前正在服务的是哪个组。

位[23:20] - TRIGEVT（触发事件类型）：定义什么“变化”算作一个触发。

• 0000b：从不触发（禁用）。
• 0001b：上升沿触发。
• 0010b：下降沿触发。
• 0011b：双边沿触发。
• 0101b：高电平触发。只要触发源为高，传输组就会连续或单次运行。
• 0110b：低电平触发。
• 0111b：始终触发。这是实现软件触发的关键。通常配合TRIGSRC=0000b（禁用外部源）和ONESHOT=1使用。此时，你只需将TGENA置1，传输组就会立即开始一次传输。

位[19:16] - TRIGSRC（触发源选择）：选择触发事件来自哪里。

• 0000b：禁用（通常用于纯软件触发，配合TRIGEVT=0111b）。
• 0001b-1110b：外部触发源EXT0-EXT13。具体映射到哪个物理引脚或内部模块（如HET、ePWM），必须查阅你所使用的具体微控制器型号的《数据手册》或《技术参考手册》的“信号多路复用”章节。这是硬件连接的关键。
• 1111b：内部Tick计数器触发。这是实现精确周期传输的利器，我们会在TICKCNT寄存器部分详细说明。

位[15:8] - PSTART（传输组起始地址）：定义该传输组使用的第一个缓冲区在Multi-buffer RAM中的索引号（0-127或0-255）。例如，PSTART=10，意味着该组从缓冲区10开始使用。

位[7:0] - PCURRENT（当前缓冲区指针）：只读。指示该传输组当前正在处理或下一个将要处理的缓冲区索引。在传输过程中，它会自动递增。当传输被挂起时，它会停在当前缓冲区，恢复后从此继续。

3.3 传输组中断管理寄存器簇

MibSPI为每个传输组提供了精细的中断控制，分为“传输完成”和“传输挂起”两类中断。为了灵活地启用、禁用和设置中断优先级，它采用了“SET”和“CLEAR”寄存器对的设计，这种模式在TI的许多外设中都很常见，可以避免读-修改-写（RMW）操作中的竞态条件。

TGITENST（中断使能置位寄存器）与TGITENCR（中断使能清零寄存器）这两个寄存器位域完全对应，只是功能相反。

• 位[31:16] - SETINTENRDY / CLRINTENRDY：对应TG15到TG0的“传输完成”中断使能控制。向TGITENST的某位写1，则使能对应传输组的完成中断；向TGITENCR的某位写1，则禁用其中断。读取这两个寄存器，返回的是当前中断使能的状态（1为使能，0为禁用）。
• 位[15:0] - SETINTENSUS / CLRINTENSUS：对应TG15到TG0的“传输挂起”中断使能控制。行为同上。

TGITLVST（中断级别置位寄存器）与TGITLVCR（中断级别清零寄存器）MibSPI通常可以将中断映射到两个不同的CPU中断线（例如INT0和INT1），这两条线可能具有不同的优先级。

• 位[31:16] - SETINTLVLRDY / CLRINTLVLRDY：控制“传输完成”中断映射到哪条线。向TGITLVST某位写1，将该组完成中断设为INT1；向TGITLVCR写1，则设为INT0。
• 位[15:0] - SETINTLVLSUS / CLRINTLVLSUS：控制“传输挂起”中断的映射。

TGINTFLAG（中断标志寄存器）这是一个状态寄存器，指示哪个传输组发生了中断事件。

• 位[31:16] - INTFLGRDY：传输完成中断标志。当某传输组完成全部缓冲区传输时，对应位被硬件置1，无论该中断是否被使能。
• 位[15:0] - INTFLGSUS：传输挂起中断标志。当某传输组被更高优先级组抢占而挂起时，对应位被硬件置1。
• 清除方式：向对应位写1可清除该标志。更常见的清除方式是读取中断向量寄存器（TGINTVECT0/1），硬件会自动清除该向量所对应的中断标志位。

3.4 定时与指针管理寄存器

TICKCNT（Tick计数寄存器）这是实现硬件定时触发的核心。你可以把它看作MibSPI内部的一个专用定时器。

• 位31 - TICKENA：Tick计数器使能位。置1后，计数器开始从TICKVALUE向下计数。
• 位30 - RELOAD：重载控制位。这是一个“只写1有效”的位。写入1会立即将TICKVALUE的值重载到计数器中，但不会产生触发信号。这用于在计数器运行中同步或重置计时。
• 位[29:28] - CLKCTRL：时钟源选择。它可以选择四个数据字格式（Format 0-3）对应的SPICLK作为时钟源。这意味着Tick计数器的频率与SPI通信时钟相关，可以创建与数据传输速率同步的定时事件。
• 位[15:0] - TICKVALUE：计数初值。计数器减到0（下溢）时，会产生一个内部触发事件（如果TRIGSRC选择为TICK），并自动重载此值继续计数。计算定时周期：周期 = (TICKVALUE + 1) / SPICLK频率。例如，SPICLK = 10MHz，需要1ms触发一次，则TICKVALUE = (0.001s * 10e6 Hz) - 1 = 9999。

LTGPEND（最后传输组结束指针寄存器）这个寄存器有两个关键作用：

• 位[28:24] - TGINSERVICE：只读。直接告诉你当前硬件调度器正在服务哪个传输组（0-15）。在调试多组并发和抢占时，这个字段非常有用。
• 位[15:8] - LPEND：最后一个传输组的结束指针。由于每个传输组的结束地址通常由下一个组的起始地址减一自动定义，那么对于最后一个传输组（例如TG15）或当前使能的最高编号传输组，就没有“下一个组”来定义它的结束。此时，就必须通过LPEND寄存器来显式指定它的结束缓冲区索引。这是一个常见的配置遗漏点，如果没设LPEND，最后一个传输组的行为将是未定义的。

4. 多缓冲模式配置实战流程

理论说了一大堆，现在我们来看一个完整的配置示例。假设我们需要用MibSPI1实现以下功能：

1. TG0：由内部Tick计数器每1ms触发一次，连续读取外部ADC的8个通道数据（共8个缓冲区，单次模式）。
2. TG1：由外部GPIO引脚（映射到EXT0）的上升沿触发，向DAC发送一段256点的波形数据（连续模式，可被高优先级TG0抢占）。
3. TG2：软件触发，用于偶尔发送配置命令（单次模式）。

4.1 步骤一：基础SPI与MibSPI模式初始化

首先，我们必须按照正确顺序初始化，否则可能无法写入多缓冲寄存器。

// 假设寄存器基地址定义 #define MIBSPI1_BASE (0xFFF7E000UL) #define MIBSPI1_SPIGCR0 (*(volatile uint32_t *)(MIBSPI1_BASE + 0x00)) #define MIBSPI1_SPIGCR1 (*(volatile uint32_t *)(MIBSPI1_BASE + 0x04)) #define MIBSPI1_SPIFMT0 (*(volatile uint32_t *)(MIBSPI1_BASE + 0x0C)) #define MIBSPI1_MIBSPIE (*(volatile uint32_t *)(MIBSPI1_BASE + 0x70)) #define MIBSPI1_TG0CTRL (*(volatile uint32_t *)(MIBSPI1_BASE + 0x98)) #define MIBSPI1_TG1CTRL (*(volatile uint32_t *)(MIBSPI1_BASE + 0x9C)) #define MIBSPI1_TG2CTRL (*(volatile uint32_t *)(MIBSPI1_BASE + 0xA0)) #define MIBSPI1_TICKCNT (*(volatile uint32_t *)(MIBSPI1_BASE + 0x90)) #define MIBSPI1_LTGPEND (*(volatile uint32_t *)(MIBSPI1_BASE + 0x94)) #define MIBSPI1_TGITENST (*(volatile uint32_t *)(MIBSPI1_BASE + 0x74)) #define MIBSPI1_TGITLVST (*(volatile uint32_t *)(MIBSPI1_BASE + 0x7C)) // 1. 全局复位并启用SPI模块（兼容模式） MIBSPI1_SPIGCR0 = 0x00000000; // 确保复位状态 MIBSPI1_SPIGCR1 = 0x00000001; // 启用SPI模块 (SPI SW RESET) // ... 等待复位完成 ... // 2. 配置SPI基本参数：主模式，时钟极性/相位，数据格式等 MIBSPI1_SPIFMT0 = (0x0F << 24) | // CHARLEN = 16 bits (0x0 << 16) | // PRESCALE, 根据需求设置分频 (0x0 << 8) | // 时钟极性 CPOL=0 (0x0 << 7); // 时钟相位 CPHA=0 // 3. 配置多缓冲RAM（此处略，需根据具体芯片手册设置RAM分区） // 假设我们使用前128个缓冲区，TX和RX各占一半索引。 // 4. 最后，使能多缓冲模式！在这之前，TGxCTRL等寄存器是只读的。 MIBSPI1_MIBSPIE = (0x5 << 8) | // EXTENDED_BUF_ENA = 0101b (禁用扩展，用128缓冲) (0x1 << 0); // MSPIENA = 1，启用多缓冲模式

4.2 步骤二：配置传输组（TG）

现在配置我们的三个传输组。我们需要规划缓冲区使用：

• TG0: 使用缓冲区 0-7 (共8个) 用于ADC读取。
• TG1: 使用缓冲区 8-263 (共256个) 用于DAC波形。
• TG2: 使用缓冲区 264-269 (共6个) 用于命令。

// 配置TG0：1ms定时触发，单次模式，读取ADC MIBSPI1_TG0CTRL = (0x1 << 31) | // TGENA = 1 (先不使能，最后统一使能) (0x1 << 30) | // ONESHOT = 1 (单次) (0x0 << 29) | // PRST = 0 (忽略新触发) (0x7 << 20) | // TRIGEVT = 0111b (ALWAYS，但实际由TICK触发，见下) (0xF << 16) | // TRIGSRC = 1111b (TICK计数器) (0x0 << 8); // PSTART = 0 (从缓冲区0开始) // TG0的PEND由TG1的PSTART自动定义为 8-1 = 7 // 配置TG1：外部上升沿触发，连续模式，发送波形 MIBSPI1_TG1CTRL = (0x1 << 31) | // TGENA = 1 (0x0 << 30) | // ONESHOT = 0 (连续) (0x0 << 29) | // PRST = 0 (0x1 << 20) | // TRIGEVT = 0001b (上升沿) (0x1 << 16) | // TRIGSRC = 0001b (EXT0，需配置引脚复用) (0x8 << 8); // PSTART = 8 (从缓冲区8开始) // TG1的PEND由TG2的PSTART自动定义为 264-1 = 263 // 配置TG2：软件触发，单次模式，发送命令 MIBSPI1_TG2CTRL = (0x1 << 31) | // TGENA = 1 (0x1 << 30) | // ONESHOT = 1 (0x0 << 29) | // PRST = 0 (0x7 << 20) | // TRIGEVT = 0111b (ALWAYS) (0x0 << 16) | // TRIGSRC = 0000b (禁用外部，纯软件触发) (264 << 8); // PSTART = 264 // TG2是最后一个使能的组，必须用LPEND指定结束地址 MIBSPI1_LTGPEND = (269 << 8); // LPEND = 269，即TG2使用缓冲区264-269 // 配置Tick计数器用于TG0的1ms定时 // 假设SPICLK = 50MHz，则Tick周期 = (TICKVALUE+1) / 50e6 = 1ms // TICKVALUE = 0.001 * 50e6 - 1 = 49999 MIBSPI1_TICKCNT = (0x1 << 31) | // TICKENA = 1 (使能) (0x0 << 29) | // CLKCTRL = 00b (使用Format0的SPICLK) (49999 & 0xFFFF); // TICKVALUE = 49999

4.3 步骤三：配置中断

我们希望TG0和TG1传输完成时产生中断，且TG0的中断优先级更高（映射到INT1），TG1映射到INT0。

// 使能TG0和TG1的“传输完成”中断 MIBSPI1_TGITENST = (1 << 16); // SETINTENRDY[0] = 1，使能TG0完成中断 // TGITENCR默认全0，所以TG1中断目前是禁用的。我们也可以直接设置TGITENST的位17来使能TG1。 // 更清晰的做法是操作SET寄存器： // MIBSPI1_TGITENST |= (1 << 17); // 使能TG1完成中断 // 设置中断级别：TG0映射到INT1，TG1映射到INT0 MIBSPI1_TGITLVST = (1 << 16); // SETINTLVLRDY[0] = 1, TG0完成中断 -> INT1 // TGITLVCR默认全0，即其他组（包括TG1）默认映射到INT0，符合要求。 // 在CPU侧，需要使能MibSPI对应的INT0和INT1中断线，并设置好中断服务函数(ISR)。

4.4 步骤四：填充数据与启动传输

最后，我们需要将待发送数据写入多缓冲RAM的TX区域，并启动传输组。

// 假设有访问多缓冲RAM的宏或函数 extern volatile uint16_t MibSPI1_TX_RAM[128]; // TX RAM数组视图 extern volatile uint16_t MibSPI1_RX_RAM[128]; // RX RAM数组视图 // 1. 填充TG1的波形数据（缓冲区8-263） for (int i = 0; i < 256; i++) { MibSPI1_TX_RAM[8 + i] = waveform_data[i]; // 填充DAC波形数据 } // 2. 填充TG2的命令数据（缓冲区264-269） MibSPI1_TX_RAM[264] = CMD_RESET; MibSPI1_TX_RAM[265] = CMD_CONFIG_A; // ... 填充其他命令 // 3. 所有配置完成后，确保传输组使能位已设置（我们在TGxCTRL初始化时已设置TGENA=1） // 如果需要手动启动TG2（软件触发），只需确保其配置为软件触发模式，然后： // 方法：对于配置为 TRIGEVT=ALWAYS, TRIGSRC=DISABLED, ONESHOT=1 的TG， // 将其TGENA位先清0再置1，即可触发一次传输。 MIBSPI1_TG2CTRL &= ~(1 << 31); // 清除TGENA (可选，确保状态) MIBSPI1_TG2CTRL |= (1 << 31); // 置位TGENA，立即触发一次传输 // 4. TG0和TG1会在各自的触发条件满足时自动开始。 // TG0：Tick计数器每1ms下溢，触发一次8缓冲区的ADC读取。 // TG1：外部EXT0引脚出现上升沿，启动256个缓冲区的波形发送，并循环。

4.5 步骤五：中断服务例程处理

在中断服务函数中，我们需要读取中断向量寄存器来确定是哪个传输组触发了中断，并处理数据。

// 假设的INT1中断服务函数（处理高优先级TG0完成中断） void MibSPI1_HighPriority_ISR(void) { uint32_t int_vector = *(volatile uint32_t *)(MIBSPI1_BASE + 0x88); // 读取TGINTVECT1 uint8_t tg_number = (int_vector >> 8) & 0x1F; // 提取触发中断的TG编号 uint8_t is_suspend = (int_vector >> 1) & 0x1; // 判断是完成还是挂起中断 if (!is_suspend) { // 传输完成中断 switch(tg_number) { case 0: // TG0完成 // 从RX RAM的缓冲区0-7读取8个ADC通道数据 for(int i=0; i<8; i++) { adc_values[i] = MibSPI1_RX_RAM[i]; } // 可以在这里启动数据处理... // 注意：TG0是单次模式，完成后其TGENA已被硬件清零。 // 如果需要持续采样，需要在ISR中重新使能TG0（设置TGENA=1）。 MIBSPI1_TG0CTRL |= (1 << 31); break; // 可以处理其他映射到INT1的TG... } } else { // 传输挂起中断（本例未使能） } // 读取TGINTVECT1会自动清除对应的中断标志(INTFLGRDYx) }

5. 常见问题、调试技巧与实战心得

即使按照手册配置，在实际项目中依然会遇到各种问题。下面分享一些我踩过的坑和调试技巧。

5.1 传输组不触发或触发异常

• 症状：配置了外部触发，但引脚有变化传输组却不启动。
• 排查：
  1. 确认MSPIENA已置1：这是最容易被忽略的一步。在调试器中查看MIBSPIE寄存器，确保位0为1。
  2. 检查TRIGSRC映射：EXT0-EXT13具体对应哪个GPIO或外设信号，因芯片型号而异。务必查阅你的芯片《数据手册》中“Control Signals”或“Multiplexing”章节的表格。可能需要配置PINMUX寄存器将特定引脚功能设置为“MibSPI Trigger”。
  3. 检查TRIGEVT与信号匹配：如果是边沿触发，用示波器或逻辑分析仪确认引脚上确实产生了符合要求的边沿。如果是电平触发，确认电平持续时间足够长。
  4. 检查TGENA位：确保传输组已使能。在触发事件发生后，可以读取TGTD位（TGxCTRL.28）看是否变为1，表示已被触发。
  5. 检查优先级：如果高优先级传输组正在长时间传输（例如连续模式且触发条件一直满足），低优先级组将一直等待。查看LTGPEND.TGINSERVICE确认当前正在服务的组。

5.2 数据错乱或传输不完整

• 症状：接收到的数据与发送的不符，或者缓冲区数据没有按预期顺序传输。
• 排查：
  1. 缓冲区地址重叠：这是致命错误。确保每个传输组的[PSTART, PEND]区间没有重叠。TGx的PEND默认是TG(x+1)的PSTART-1。对于最后一个使能的传输组，必须正确设置LTGPEND.LPEND！
  2. PRST模式的影响：如果配置了PRST=1（指针复位模式），在电平触发期间，新的触发事件会重置PCURRENT，可能导致缓冲区数据被重复发送或跳过。根据应用需求仔细选择PRST值。
  3. 多缓冲RAM初始化：在使能MibSPI前或传输开始前，务必清空或初始化好TX RAM区域。残留的旧数据可能被发送出去。
  4. 时钟与数据格式不匹配：确保MibSPI的SPI时钟极性(CPOL)、相位(CPHA)、数据位长(CHARLEN)与从设备完全匹配。这虽然是SPI基础，但在复杂配置下容易疏忽。

5.3 中断不产生或无法进入ISR

• 症状：传输看起来正常（用逻辑分析仪看SCLK/MOSI有信号），但CPU收不到中断。
• 排查：
  1. 中断使能层层检查：
     • MibSPI级：确认TGITENST/CR寄存器中对应传输组的中断使能位已置1。
     • 中断控制器级：确认CPU的INT0/INT1中断线已全局使能（例如，在Cortex-M的NVIC中设置优先级和使能）。
     • MibSPI模块级：有些TI MCU的MibSPI还有一个全局中断使能位（可能在SPIGCR1或SPILVL寄存器中），需要打开。
  2. 中断标志与清除：
     • 读取TGINTFLAG寄存器，查看预期中断的标志位是否被置起。
     • 确保中断服务程序（ISR）清除了中断标志。最安全的方式是读取对应的TGINTVECT寄存器（它会自动清除标志）。如果是在标志寄存器上直接写1清除，要确保操作正确。
  3. 中断级别映射错误：你期望的中断可能被映射到了INT0，但你的ISR注册的是INT1，或者反之。检查TGITLVST/CR的配置。

5.4 Tick计数器不准或不起作用

• 症状：配置了Tick触发，但周期不对或根本不触发。
• 排查：
  1. 时钟源CLKCTRL：TICKCNT.CLKCTRL选择的是哪个数据格式的SPICLK？确保该格式的SPICLK已被正确配置且有时钟输出。如果SPI本身未激活，其SPICLK可能为0。
  2. TICKVALUE计算：周期 = (TICKVALUE + 1) / SPICLK频率。确认你的SPICLK频率计算正确。例如，如果系统时钟是100MHz，SPI波特率分频设为10，那么SPICLK是10MHz。
  3. TICKENA使能顺序：建议先配置好TICKVALUE和CLKCTRL，最后再置位TICKENA。在TICKENA置位瞬间，计数器会加载TICKVALUE并开始递减。
  4. RELOAD操作：在计数器运行中向RELOAD位写1，会重载TICKVALUE但不会产生触发事件。触发只在计数器从1减到0（下溢）时发生。

5.5 性能优化与高级用法心得

1. 利用“挂起-恢复”机制：高优先级传输组可以抢占低优先级组。低优先级组被挂起时，其PCURRENT会保存现场。当高优先级组完成后，低优先级组会从断点恢复。这非常适合处理高优先级的紧急事件（如故障信号）打断常规数据流。
2. 动态重配置缓冲区：在传输组停止（如单次模式完成）或挂起期间，CPU可以安全地修改该传输组对应的TX RAM数据，为下一次传输做准备。这实现了“乒乓缓冲”或“双缓冲”的效果，几乎消除了数据准备造成的延迟。
3. 混合触发模式：一个传输组可以配置为电平触发，用于在某个使能信号有效期间持续传输；另一个组配置为边沿触发，用于响应突发事件；再一个用Tick触发做周期性采样。MibSPI的硬件调度器会无缝管理这一切。
4. 调试利器：TGINSERVICE和PCURRENT：当复杂的多组传输出现逻辑错误时，不要盲目猜测。在调试器中实时监控LTGPEND[28:24]（TGINSERVICE）可以知道当前谁在跑。监控各个TGxCTRL[7:0]（PCURRENT）可以知道每个组执行到哪个缓冲区了。结合逻辑分析仪抓取SPI总线信号和触发引脚信号，能快速定位问题。

配置MibSPI就像编写一个并发的、硬件加速的实时任务调度程序。初看寄存器很多很复杂，但一旦理解了“传输组”这个核心抽象概念，并将其与你的实际数据流任务对应起来，一切就会变得清晰。从简单的单组定时传输开始，逐步增加组数和复杂度，充分利用硬件调度能力，能极大地提升嵌入式系统的实时性和可靠性。