设计EDA 首席专家 12 维度 JD（HR 仅高管 / HRD 使用）
定位：公司 EDA 技术最高负责人、技术天花板、战略级专家、流片总兜底人属于P9+/Fellow/ 首席科学家级，不做日常执行，管方向、管架构、管风险、管突破。
1. 对标层级
内部职级：P9 / 首席专家 / Fellow外部对标：华为 20–22 级、大厂首席科学家、国际 EDA 公司Distinguished / Fellow定位：公司级技术决策人、EDA 体系总负责人、卡脖子技术攻坚总指挥。
2. 目标企业
- 国际 TOP3 EDA：Synopsys、Cadence、Siemens
- 国产头部 EDA：华大九天、概伦、广立微、芯行纪等
- 顶尖芯片设计：CPU/GPU/AI/ 车载 / 先进工艺头部公司
- 要求：先进工艺量产、EDA 架构、流程体系、技术战略背景
3. 汇报对象
- 直属：CTO / 副总裁 / 研发总经理
- 可直接汇报：CEO（重大技术路线、流片风险、战略投入）
4. 管理半径
- 技术管理半径：10–30 人 +（专家 + 高级 + 组长 + 工程师全梯队）
- 管理内容：技术路线、架构、平台、质量门槛、人才梯队、预算
- 不做日常细碎管理，抓架构、质量、风险、关键项目
5. 必做项目
- 主导公司级 EDA 平台架构规划与路线图
- 构建先进工艺（7nm/5nm/3nm/GAA）量产 EDA 体系
- 攻克时序 / 功耗 / PI-SI / 良率 / 签核世界级难题
- 建立零风险流片质量体系、标准、准入门槛
- 主导国产 EDA 替代、供应链安全、合规体系
- 对外：代工厂 / EDA 厂商最高层级技术谈判与联合研发
- 输出：专利、论文、行业影响力、技术壁垒
6. 避坑点（红线 / 一票否决）
- 严禁：技术路线误判导致巨额投入浪费、流片失败
- 严禁：只做理论不落地、架构不可量产、无成本意识
- 严禁：封闭决策、不评审、不风控、重大问题隐瞒
- 严禁：人才断层、技术断档、平台不可持续
- 严禁：忽视安全、合规、国产化，导致业务停摆风险
7. 学历要求
硕士及以上，博士优先 微电子、电子工程、计算机相关 要求：顶尖院校 / 顶级项目 / 行业公认成果优先
8. 年龄范围
35–48 岁特殊顶级人才可放宽至 50 岁
9. 工作职责
- 负责EDA 整体技术战略、架构、平台、质量
- 负责关键流片项目总兜底、最高风险决策
- 负责核心技术攻坚、卡脖子问题突破
- 负责团队技术梯队建设、专家培养、技术文化
- 负责外部技术合作、厂商战略对齐、行业前沿落地
- 负责技术壁垒构建，提升公司核心竞争力
10. 晋升关键点（晋升 VP/CTO/ 顶级 Fellow）
- 成功支撑多款高端芯片量产流片，零重大事故
- 建成行业领先 EDA 平台 / 流程 / 质量体系
- 实现关键技术突破、专利 / 壁垒形成
- 打造能打仗、高水平技术团队
- 具备商业视野、成本意识、战略判断力
11. 年薪区间（HR 内部・总包：年薪 + 奖金 + 期权 / 限制性股票）
- 标准区间：120–300 万 / 年
- 顶尖首席专家 / Fellow：200–500 万 +（含大额长期激励）
12. 晋升通道
- 技术通道（顶）EDA 首席专家 →技术院士 / Fellow / 首席科学家
- 管理通道（顶）EDA 首席专家 →研发 VP / CTO / 技术总经理
- 横向：行业专家、顾问、战略委员会
对外招聘发布版（脱敏・无敏感信息）
EDA 首席专家
岗位职责
- 负责公司 EDA 技术体系规划、架构设计与技术路线落地。
- 负责先进工艺平台建设、关键技术攻关与流片风险控制。
- 负责技术标准、质量体系与流程平台构建，支撑高端芯片研发。
- 负责核心技术团队建设、人才培养与技术影响力提升。
- 与产业链上下游深度技术协同，推动联合研发与技术创新。
任职要求
- 硕士及以上学历，微电子、电子工程、计算机相关专业。
- 10 年以上 EDA / 芯片设计高端经验，具备完整流程与先进工艺量产能力。
- 有成功构建 EDA 平台、解决复杂技术难题、支撑大规模流片量产经验。
- 具备深厚技术判断力、体系化思维与团队领导力。
- 行业影响力突出，有顶尖企业或重大项目背景优先。