1. I2C模块寄存器：从手册到实战的深度解析

如果你在嵌入式开发中用过I2C，大概率遇到过这样的场景：传感器数据读不出来，EEPROM写入失败，或者通信速率一快就出错。很多时候，问题根源不在于外设本身，而在于对I2C控制器内部寄存器的理解不够透彻。手册上那些密密麻麻的位域描述，像ICIMR、ICSTR、ICMDR，看似只是简单的0和1，实则决定了整个通信流程的成败。我调试过不少基于TI C2000、MSP430等平台的I2C项目，发现很多工程师只是照搬示例代码，对寄存器配置知其然不知其所以然，一旦遇到非标外设或复杂时序，调试起来就非常痛苦。今天，我就结合TI的I2C模块手册，把这些关键寄存器掰开揉碎了讲，重点不是复述手册，而是告诉你每个位在实际项目中怎么用、为什么这么用，以及我踩过的那些坑。

I2C作为一种两线制的串行总线，硬件连接简单，但软件配置的灵活性恰恰带来了复杂性。它的通信质量高度依赖于主控制器内部状态机的精确管理，而这完全通过寄存器配置来实现。中断控制决定了CPU如何高效响应通信事件，时钟配置直接影响总线速率和信号完整性，数据传输寄存器则是数据进出的门户。理解这三者，你就能从“能通信”进阶到“稳定、高效的通信”。无论你是刚接触I2C的新手，还是想优化现有代码的老手，这篇内容都会帮你建立起清晰的寄存器级操作思维。

2. 中断控制寄存器：化被动查询为主动响应

在嵌入式系统中，CPU的时间非常宝贵。让CPU不断地轮询（Polling）某个标志位，等待数据传输完成，是一种极其低效的做法，尤其在多任务或低功耗场景下。I2C的中断机制就是为了解决这个问题而设计的，它允许CPU在I2C模块完成特定操作（如数据准备好、收到NACK、检测到停止条件）时，才被中断通知去处理，其余时间可以执行其他任务或进入低功耗模式。TI的I2C模块主要通过两个寄存器来实现中断的精细化管理：中断屏蔽寄存器（ICIMR）和中断状态寄存器（ICSTR）。它们一个负责“开关”，一个负责“状态”，配合使用才能发挥最大效能。

2.1 中断屏蔽寄存器（ICIMR）：精准的事件过滤器

ICIMR是一个可读可写的寄存器，它的每一位对应着一个可能产生中断的事件。你可以把它想象成一组独立的开关，决定哪些事件能“敲门”叫醒CPU，哪些事件即使发生了也默默处理掉。

手册中列出了7个关键的中断使能位（Bit 6-0），我们逐一拆解其应用场景：

• AAS (Bit 6): 地址匹配中断。当I2C模块作为从机，并且总线上广播的从机地址与自身地址寄存器（ICOAR）匹配时，该事件发生。使能它：当你将设备配置为从机，并需要CPU在收到主机寻址时立即准备收发数据。关闭它：在纯主机模式下，此中断无用。
• SCD (Bit 5): 停止条件检测中断。当在I2C总线上检测到一个停止（STOP）条件时触发。使能它：在从机模式下非常有用，用于判断一次传输会话的结束，以便复位内部状态，准备下一次通信。在主机模式下，如果你需要确认自己发出的停止条件已被总线释放，也可以使用。
• ICXRDY (Bit 4): 发送数据就绪中断。当数据发送寄存器（ICDXR）为空，可以写入下一个待发送数据字节时触发。这是主机发送和从机发送模式下的核心中断。使能后，你无需查询，中断一来就知道可以安全写入下一个字节了。
• ICRRDY (Bit 3): 接收数据就绪中断。当数据接收寄存器（ICDRR）中有新数据到达，可供读取时触发。这是主机接收和从机接收模式下的核心中断。使能后，中断一来就应立即读取数据，防止被后续数据覆盖。
• ARDY (Bit 2): 寄存器访问就绪中断。当I2C模块内部状态机已处理完当前配置（如地址、命令），寄存器可以接受新的配置时触发。这在非重复模式（RM=0）下配置多字节传输时特别有用。例如，主机发送完地址后，需要等待ARDY中断，才能安全地写入第一个数据字节或改变传输方向。
• NACK (Bit 1): 无应答中断。当作为发送方（主机或从机发送器）未收到接收方的应答（ACK）信号时触发。这是一个关键的错误处理中断。必须使能它，以便在从机无响应、总线错误或地址错误时，CPU能及时介入，执行重试或错误恢复流程。
• AL (Bit 0): 仲裁丢失中断。当I2C模块作为主机发送器，在总线仲裁中失败时触发。仅在多主系统中需要关注。如果使能，一旦仲裁丢失，模块会自动转为从机接收器，并产生中断通知CPU。

配置心得：我的习惯是，在初始化阶段，根据当前设定的角色（主/从，收/发）最小化地开启必要的中断。例如，在主机发送模式下，我通常只开启ICXRDY（用于流式发送数据）和NACK（用于错误检测）。开启过多不必要的中断，会增加中断服务程序（ISR）的复杂度和执行时间，有时还会引入意想不到的时序问题。ICIMR的配置必须在I2C模块使能（ICMDR.IRS = 1）之前完成，以避免使能瞬间可能产生的误中断。

2.2 中断状态寄存器（ICSTR）：事件的“快照”与清除

ICSTR是一个状态寄存器，它实时反映了I2C总线和模块内部的各种状态。当中断事件发生时，ICSTR中对应的状态位会被硬件置1。即使你没有在ICIMR中使能该中断，状态位依然会更新，这意味着你可以通过轮询ICSTR来查询状态。

ICSTR的位域比ICIMR更丰富，因为它包含了更多只读的状态信息。我们重点关注那些与中断标志重叠且需要软件清除的位（Bit 5-0, 以及Bit 14, 13, 12, 10, 9, 8）。注意它们的清除方式多为“写1清零”（W1C）。

• SCD (Bit 5), ICXRDY (Bit 4), ICRRDY (Bit 3), ARDY (Bit 2), NACK (Bit 1), AL (Bit 0)：这些位与ICIMR中的位对应，功能一致。当相应事件发生且被ICIMR允许时，会触发中断。进入中断服务程序后，第一件事就是读取ICSTR来判断是哪个中断源，处理完毕后，必须向该位写入1来清除中断标志，否则会持续产生中断。
• BB (Bit 12): 总线忙标志。这是我最常用来诊断总线状态的一位。BB=1表示总线正被占用（SCL或SDA为低）；BB=0表示总线空闲。这是一个只读状态位，无法通过写1清除。它的清零依赖于总线硬件条件：检测到停止条件，或模块被复位。在调试时，如果程序卡死，首先查看BB位，如果一直为1，很可能发生了总线锁死（例如，从机拉低了SCL不释放）。
• RSFULL (Bit 11): 接收移位寄存器满和XSMT (Bit 10): 发送移位寄存器空。这两个是溢出（Overrun）和欠载（Underflow）错误标志。RSFULL=1表示接收数据过快，CPU来不及从ICDRR读取，新数据已经把旧数据覆盖了。XSMT=0表示发送数据过慢，ICDXR没有及时写入新数据，导致发送移位寄存器（ICXSR）空了，可能会重复发送旧数据或发送错误数据。这两个标志位揭示了数据流控制的临界状态，在高速通信或CPU负载较重时必须监控。
• AAS (Bit 9) 和 AD0 (Bit 8)：作为从机时的地址状态。AAS=1表示被寻址为从机，AD0=1表示识别到全零地址（广播呼叫）。它们有助于从机判断当前通信上下文。

避坑指南：

1. 中断标志清除顺序：在ISR中，先处理业务逻辑（如读写数据寄存器），再清除中断���志。如果先清除标志，但在处理过程中又发生了相同事件，标志会再次被置起，导致ISR刚退出又立即进入。对于ICXRDY，通常是写入ICDXR后清除；对于ICRRDY，则是读取ICDRR后清除。
2. 轮询与中断的混用风险：避免在使能了中断的情况下，又去轮询同一个状态位。例如，使能了ICXRDY中断，又在主循环里不断读ICSTR的ICXRDY位，这会导致程序逻辑混乱。
3. NACK和AL中断处理：一旦进入这两个中断，通常意味着通信流程出现了预期外的问题。ISR中不仅要清除标志，更重要的是执行复位或恢复序列。对于NACK，常见的做法是发送一个停止条件（如果可能），延时，然后重新发起起始条件。对于AL，则需要重新尝试发送。

3. 时钟配置寄存器：总线速率的精密校准

I2C总线的通信速率（SCL频率）是由主机产生的时钟信号决定的。这个时钟并非直接来自系统主频，而是通过对模块输入时钟进行分频得到的。TI的I2C模块使用两个16位的寄存器ICCLKL和ICCLKH来分别控制SCL时钟低电平和高电平的持续时间，从而实现对总线速率和占空比的精确控制。这是I2C配置中最需要计算的部分，配错了要么通信失败，要么速率不达标。

3.1 时钟分频原理与计算

模块的输入时钟（module clock）通常来源于系统时钟的分频（由预分频器控制，手册中常提及prescaler）。假设我们得到的模块时钟频率为I2C_CLK。

SCL的一个完整周期由低电平时间（t_low）和高电平时间（t_high）组成。ICCL和ICCH就是这两个时间的分频系数。计算公式如下：

t_low = (ICCL + d) * T_module t_high = (ICCH + d) * T_module

其中：

• T_module = 1 / I2C_CLK，是模块时钟的周期。
• d是一个固定的延迟因子，通常为固定值（例如，在TI很多器件中d=7）。这个d值非常关键，必须查阅你所使用的具体芯片的数据手册或技术参考手册（TRM）确认，不同系列可能不同。

因此，SCL的周期T_scl = t_low + t_high = (ICCL + ICCH + 2d) * T_module。 SCL的频率F_scl = I2C_CLK / (ICCL + ICCH + 2d)。

标准模式（100kbps）和快速模式（400kbps）的配置示例： 假设I2C_CLK = 10 MHz，d = 7。

• 目标：标准模式，F_scl = 100 kHz=>T_scl = 10 us。

  • 所需总分频值N = I2C_CLK / F_scl = 10,000,000 / 100,000 = 100。
  • 所以ICCL + ICCH + 2d = 100。
  • 通常我们设置占空比为50%，即t_low = t_high。
  • 则ICCL + d = ICCH + d = N/2 = 50。
  • 得出ICCL = ICCH = 50 - d = 50 - 7 = 43(0x2B)。
  • 验证：T_scl = (43+7 + 43+7) * 0.1us = 100 * 0.1us = 10 us，正确。

• 目标：快速模式，F_scl = 400 kHz=>T_scl = 2.5 us。

  • N = 10,000,000 / 400,000 = 25。
  • ICCL + ICCH + 14 = 25=>ICCL + ICCH = 11。
  • 为保持接近50%占空比，设ICCL = 5,ICCH = 6。
  • 验证：t_low = (5+7)*0.1us=1.2us,t_high=(6+7)*0.1us=1.3us,T_scl=2.5us，F_scl=400kHz。

3.2 配置流程与注意事项

1. 配置时机绝对关键：手册明确强调，ICCLKL和ICCLKH必须在I2C模块处于复位状态（ICMDR寄存器的IRS位为0）时进行配置。如果在模块运行中（IRS=1）修改它们，会导致SCL时钟产生毛刺或频率突变，几乎必然引起通信错误。正确的初始化顺序是：

   // 1. 确保IRS = 0 (模块复位) I2C->ICMDR_bit.IRS = 0; // 2. 配置时钟分频寄存器 I2C->ICCLKL = 43; // 例如标准模式计算值 I2C->ICCLKH = 43; // 3. 配置其他寄存器，如从机地址(ICSAR)、模式(ICMDR)等 I2C->ICSAR = SLAVE_ADDR; // 4. 最后使能模块，拉高IRS I2C->ICMDR_bit.IRS = 1;

2. 占空比调整：I2C协议规范要求SCL高低电平时间有最小值限制，但未严格规定必须50%占空比。在某些情况下，为了适应特定外设的时序要求（如某些EEPROM对数据建立时间要求苛刻），可以微调ICCL和ICCH，让高电平或低电平时间稍长一些。但需确保调整后的t_low和t_high仍满足协议规范的最小值。

3. 实际速率验证：计算出的值只是理论值。最可靠的验证方法是使用示波器或逻辑分析仪测量实际SCL波形，检查频率和占空比。特别是当系统时钟源（如PLL）不稳定或d值不确定时，实测是唯一标准。

4. 数据传输相关寄存器：数据流的核心通道

数据在I2C总线上是一位一位传输的，但在CPU看来，是通过数据寄存器以字节（或1-8位）为单位进行读写。这里涉及几个核心寄存器：数据发送寄存器（ICDXR）、数据接收寄存器（ICDRR）、数据计数寄存器（ICCNT）以及决定传输模式的模式寄存器（ICMDR）。它们共同构成了I2C数据传输的“流水线”。

4.1 数据收发寄存器（ICDXR & ICDRR）与移位寄存器

这是最直接打交道的一对寄存器。

• ICDXR (Data Transmit Register)：CPU或DMA将待发送的数据写入此寄存器。写入后，I2C模块内部的硬件逻辑会在适当时机（如前一个字节发送完成）自动将其内容加载到发送移位寄存器（ICXSR）中，ICXSR再负责将数据逐位移出到SDA线上。CPU无法直接访问ICXSR。
• ICDRR (Data Receive Register)：当I2C模块从SDA线接收完一个完整的数据字节后，硬件会将接收移位寄存器（ICRSR）的内容拷贝到ICDRR中，并置起ICRRDY标志（或产生中断）。CPU从ICDRR中读取接收到的数据。CPU同样无法直接访问ICRSR。

关键操作要点：

• 数据对齐：当传输的数据位宽小于8位（通过ICMDR的BC位设置，如BC=4表示4位数据）时，数据必须在ICDXR或ICDRR中右对齐。例如，发送4位数据0b1011，应写入0b00001011到ICDXR的低8位。
• 就绪标志（ICXRDY/ICRRDY）：在写入ICDXR前，必须确保ICXRDY为1（发送寄存器空）；在读取ICDRR前，必须确保ICRRDY为1（接收寄存器就绪）。通过中断或轮询方式检查这些标志是保证数据流不被打断的关键。
• 溢出与欠载：这就是前面ICSTR中RSFULL和XSMT位的作用。如果CPU读取ICDRR太慢，新数据会覆盖ICRSR中的旧数据，导致RSFULL置1，数据丢失。如果CPU写入ICDXR太慢，ICXSR会变空，XSMT清零，可能导致总线发送错误数据。在高速或大数据量传输时，必须用DMA或高效的中断服务来避免。

4.2 数据计数寄存器（ICCNT）与传输模式控制

ICCNT寄存器用于在非重复模式（Non-Repeat Mode, RM=0）下，定义主机在一次START-STOP会话中要传输的数据字数量。它体现了I2C模块的“自动化”能力。

• 工作原理：当你在主机模式下启动传输（设置STT=1）前，向ICCNT写入一个值N（1-65535，0代表65536）。模块内部有一个递减计数器，初始值为N。每成功传输一个数据字（包括地址字节后的数据字节），计数器减1。当计数器减到0时，如果ICMDR中的STP位被设置为1，模块会自动产生一个STOP条件来结束本次传输。
• 与ARDY中断的关系：在非重复模式下，当内部数据计数器递减到0时，会置起ARDY（寄存器访问就绪）标志。这告诉CPU：“当前编程的传输任务（N个数据字）已经完成，你可以安全地修改地址、数据计数等寄���器，为下一次传输做准备了。” 这是一个非常重要的同步点。
• 重复模式（RM=1）：当ICMDR的RM位设为1时，ICCNT被忽略。模块会持续传输数据，直到你通过软件设置STP=1来手动产生一个STOP条件。这种模式适用于流式数据传输，比如��续读取一个传感器的数据流。

配置示例：主机发送3字节数据

// 假设I2C已初始化，为主机模式 I2C->ICSAR = SlaveAddr; // 设置从机地址 I2C->ICMDR_bit.TRX = 1; // 设置为发送器模式 I2C->ICMDR_bit.MST = 1; // 主机模式 I2C->ICMDR_bit.RM = 0; // 非重复模式 I2C->ICMDR_bit.STP = 1; // 传输完成后自动产生STOP I2C->ICCNT = 3; // 准备发送3个字节 I2C->ICMDR_bit.STT = 1; // 产生START条件，启动传输 // 等待ICXRDY，然后写入3个字节数据到ICDXR while(!(I2C->ICSTR_bit.ICXRDY)); // 轮询方式，实际建议用中断 I2C->ICDXR = DataByte1; while(!(I2C->ICSTR_bit.ICXRDY)); I2C->ICDXR = DataByte2; while(!(I2C->ICSTR_bit.ICXRDY)); I2C->ICDXR = DataByte3; // 等待ARDY，表示3字节发送完成，STOP条件已产生 while(!(I2C->ICSTR_bit.ARDY));

4.3 模式寄存器（ICMDR）：I2C模块的“大脑”

ICMDR是I2C模块的指挥中心，它定义了模块的基本工作模式和行为。其中几个位的组合尤其需要深入理解。

• MST (Master/Slave) 和 TRX (Transmit/Receive)：这两个位定义了角色。MST=1为主机，MST=0为从机。TRX在主机模式下明确指定收发方向；在从机且非自由数据格式（FDF=0）下，TRX是“无关位”，方向由主机发送的地址字节后的R/W位决定。
• FDF (Free Data Format)：自由数据格式模式。当FDF=1时，I2C通信不包含地址阶段，START条件后直接开始传输数据流。这用于点对点通信或某些特定协议。在此模式下，主从机和收发角色必须通过MST和TRX固定下来。
• STT (START) 和 STP (STOP)：主机模式下控制总线时序。STT位是“一次性”的，软件置1后，硬件在产生START条件后会自动将其清零。STP位则不同，如果你设置了STP=1，它会在内部数据计数器为0（非重复模式）或你手动清除它之前一直有效，用于指示传输结束时产生STOP。
• RM (Repeat Mode), STT, STP 的组合：手册中的表22-15是理解传输流程的钥匙。它清晰地说明了在不同位组合下，总线会执行什么操作。例如，(RM=0, STT=1, STP=0) 启动一次传输但不自动停止，需要软件在合适时机置位STP；(RM=1, STT=1, STP=0) 则启动连续传输，直到遇到下一个START或软件置位STP。
• IRS (I2C Reset)：这是I2C模块的总开关。IRS=0时，模块处于复位/禁用状态，所有状态寄存器（ICSTR）恢复默认值，但配置寄存器（如ICCLKL, ICMDR等）的值会保留。这是一个非常重要的特性，意味着你可以在模块禁用时安全地配置所有参数，然后拉高IRS使能模块。切忌在传输过程中（BB=1）将IRS清零，这会导致SDA和SCL线进入高阻态，可能造成总线锁死。

5. 实战配置流程与调试技巧

理解了单个寄存器后，我们需要把它们串联起来，形成一个完整的、健壮的配置和操作流程。这里我分享一个针对主机模式的通用初始化及单次读写函数框架，并附上关键的调试手段。

5.1 主机模式标准初始化序列

以下代码以伪代码形式展示，需根据具体芯片的寄存器映射进行调整：

void I2C_Master_Init(uint32_t clk_speed_hz) { // 1. 确保模块关闭 I2C->ICMDR_bit.IRS = 0; // 2. 配置时钟分频寄存器 (必须在IRS=0时配置) uint32_t module_clk = Get_I2C_Module_Clock(); // 获取模块输入时钟频率 uint32_t d = 7; // 举例，需查手册确认 uint32_t total_div = module_clk / clk_speed_hz; uint32_t div_low_high = (total_div - 2*d) / 2; // 假设50%占空比 I2C->ICCLKL = div_low_high; I2C->ICCLKH = div_low_high; // 3. 配置中断（如果使用） I2C->ICIMR = 0; // 先关闭所有中断 // 例如，使能发送就绪和NACK中断 I2C->ICIMR_bit.ICXRDY = 1; I2C->ICIMR_bit.NACK = 1; // 清除可能存在的 pending 中断标志 I2C->ICSTR = 0xFFFF; // 向W1C位写1清零 // 4. 配置自身地址（如果可能作为从机）和模式寄存器基本位 I2C->ICOAR = MY_SLAVE_ADDR; // 自身从机地址 I2C->ICMDR_bit.FREE = 1; // 仿真时自由运行，推荐设置 I2C->ICMDR_bit.STB = 0; // 不使用START字节模式 I2C->ICMDR_bit.DLB = 0; // 关闭数字回环（除非自测试） I2C->ICMDR_bit.BC = 0; // 8位数据 // 5. 最后，使能模块 I2C->ICMDR_bit.IRS = 1; // 短暂延时，等待模块稳定 Delay_us(10); }

5.2 单字节写入函数示例（带错误处理）

I2C_Status I2C_Master_WriteByte(uint8_t slave_addr, uint8_t reg_addr, uint8_t data) { I2C_Status status = I2C_OK; // 1. 设置从机地址和传输参数 I2C->ICSAR = slave_addr; I2C->ICMDR_bit.MST = 1; I2C->ICMDR_bit.TRX = 1; // 发送模式 I2C->ICMDR_bit.RM = 0; I2C->ICMDR_bit.STP = 1; // 本次传输后自动停止 I2C->ICCNT = 2; // 发送两个字节：寄存器地址 + 数据 // 2. 启动传输 I2C->ICMDR_bit.STT = 1; // 3. 等待发送寄存器就绪，并发送寄存器地址 if (!Wait_For_Flag(&I2C->ICSTR_bit.ICXRDY, 1, TIMEOUT)) { status = I2C_TIMEOUT_TX; goto error_cleanup; } I2C->ICDXR = reg_addr; I2C->ICSTR_bit.ICXRDY = 1; // 写1清除标志 // 4. 等待发送寄存器就绪，并发送数据 if (!Wait_For_Flag(&I2C->ICSTR_bit.ICXRDY, 1, TIMEOUT)) { status = I2C_TIMEOUT_TX; goto error_cleanup; } I2C->ICDXR = data; I2C->ICSTR_bit.ICXRDY = 1; // 写1清除标志 // 5. 等待传输完成（ARDY）或错误（NACK） uint32_t timeout = TIMEOUT; while (timeout--) { uint16_t str = I2C->ICSTR; if (str & ICSTR_NACK) { // 检测到NACK I2C->ICSTR_bit.NACK = 1; // 清除NACK标志 status = I2C_NACK_ERROR; goto error_cleanup; } if (str & ICSTR_ARDY) { // 传输成功完成 I2C->ICSTR_bit.ARDY = 1; // 清除ARDY标志 break; } Delay_us(1); } if (timeout == 0) { status = I2C_TIMEOUT_ARDY; } return status; error_cleanup: // 错误恢复：尝试产生STOP条件释放总线 I2C->ICMDR_bit.STP = 1; // 等待总线空闲或超时 Wait_For_Flag(&I2C->ICSTR_bit.BB, 0, RECOVERY_TIMEOUT); // 可选：复位I2C模块 // I2C->ICMDR_bit.IRS = 0; // Delay_us(10); // I2C->ICMDR_bit.IRS = 1; return status; }

5.3 核心调试技巧与问题排查

1. 总线锁死（SCL被拉低）：这是最常见也是最棘手的问题。现象是程序卡住，BB位始终为1。

   • 原因：从机在传输过程中发生异常（如程序跑飞、电源不稳），将SCL线持续拉低。
   • 应急恢复：尝试软件复位I2C模块（IRS=0再置1）。如果无效，最粗暴但有效的方法是临时将SCL和SDA引脚配置为通用输出（GPIO），手动产生几个时钟脉冲（先拉低SDA，再在SCL上产生几个高低电平），模拟主机发送时钟，直到从机释放总线。然后再将引脚切回I2C功能。
   • 预防：在I2C初始化代码和关键操作中加入超时机制；确保从机设备电源稳定；在总线上增加上拉电阻（通常4.7kΩ），确保空闲时为高电平。

2. 通信速率不匹配或数据错误：

   • 检查时钟配置：用示波器测量SCL实际频率和占空比，与计算值对比。重点检查d值是否正确，以及模块输入时钟I2C_CLK是否是你预期的值（可能经过了几级分频）。
   • 检查电气特性：上拉电阻阻值是否合适？线缆是否过长？过长的走线或过强的负载电容会导致边沿变缓，在高速（如400kHz）下容易出错。可以尝试降低速率（100kHz）测试。
   • 检查数据对齐：确认ICMDR.BC位设置与从机设备期望的数据位宽一致。对于7位地址+8位数据的标准外设，BC应设为0（8位）。

3. 中断不触发或频繁触发：

   • 确认中断使能：检查ICIMR是否已正确使能目标中断源。
   • 确认中断标志清除：在ISR中是否清除了对应的ICSTR位？清除顺序是否正确（先处理，后清除）？
   • 检查中断屏蔽：确保CPU全局中断已开启，并且I2C模块的中断线在中断控制器（如NVIC）中已使能并设置正确优先级。
   • 避免中断嵌套：如果I2C中断服务程序执行时间较长，考虑在进入ISR时关闭全局中断或提高中断优先级，防止被其他中断打断导致时序错乱。

4. 使用逻辑分析仪：这是调试I2C的终极利器。连接SCL和SDA线，可以直观地看到START、地址、数据、ACK/NACK、STOP等所有波形。通过解码功能，能直接看到传输的地址和数据值，极大提升调试效率。任何时序问题、数据错误、从机无应答，在逻辑分析仪下都无所遁形。

理解并熟练运用I2C模块的寄存器，是从嵌入式软件工程师迈向系统工程师的关键一步。它让你从“调用API”的层面，深入到“掌控硬件时序”的层面。下次当你再遇到I2C通信问题时，不要只盯着外设手册，也仔细看看控制器这边的寄存器状态，或许答案就在其中。