1. 项目概述：深入理解LMK041xx双PLL时钟发生器

在高速数字系统、通信设备或者精密测量仪器中，一个稳定、纯净且灵活的时钟源往往是整个系统稳定运行的基石。无论是FPGA、高速ADC/DAC，还是SerDes收发器，都对时钟信号的抖动、相位噪声和频率精度有着近乎苛刻的要求。从业多年，我处理过各种时钟方案，从简单的晶振到复杂的锁相环网络，深知一个优秀的时钟树设计能省去后期无数调试的麻烦。今天要深入探讨的，是德州仪器（TI）LMK041xx系列双PLL时钟发生器，这是一款在专业领域备受推崇的高性能时钟芯片。它集成了两个独立的锁相环，能够接受多个参考时钟输入，并生成多个低抖动、可编程的时钟输出，非常适合需要复杂时钟架构的系统。

这个系列包含多个型号，如LMK04100、LMK04101等，它们在输出通道数量、输出格式（如LVDS、LVPECL、LVCMOS）上有所区别，但核心的双PLL架构和配置方法是相通的。项目的核心挑战在于，如何通过正确的寄存器配置，让这两个PLL协同工作，生成我们需要的目标频率；如何设计外部环路滤波器，确保环路稳定且相位噪声最优；以及，当需要最高精度的时钟源时，如何为其设计一个外置的晶体振荡器电路。这不仅仅是照着手册填几个参数，更涉及到对PLL原理的深刻理解和对实际工程中噪声、稳定性、布板等问题的综合考量。接下来，我将结合数据手册和实际调试经验，拆解这三个核心环节。

2. 核心架构与寄存器配置逻辑解析

LMK041xx的核心在于其双PLL架构。简单来说，你可以把它理解为一个“时钟处理引擎”：PLL1通常用作一个窄带环路，用于锁定一个外部VCXO或晶体振荡器，提供一个非常干净、稳定的中间频率；PLL2则是一个宽带环路，以PLL1的输出或另一个参考时钟作为输入，通过其内部的VCO产生最终所需的高频时钟，再经过分频分配到各个输出通道。这种级联结构结合了两种环路的优点：PLL1提供高稳定性，PLL2提供灵活的频率合成能力。

2.1 寄存器配置：从全局到细节

配置LMK041xx主要通过三线式uWire接口（CLK, DATA, LE）进行。其寄存器空间控制着芯片的每一个行为。数据手册中给出了大量寄存器表格，但盲目填写只会事倍功半。我的经验是，按照“电源与复位 -> 参考时钟选择与LOS -> PLL1配置 -> PLL2配置 -> 输出分频与格式 -> 使能与状态监控”的逻辑顺序进行配置。

电荷泵三态控制：这是一个非常实用但容易被忽略的功能。在寄存器中，PLLx CP TRI-STATE位可以单独将PLL1或PLL2的电荷泵输出置于高阻态。这有什么用呢？第一，在系统初始化或测试时，你可以单独关闭某个PLL的环路，检查另一个PLL的工作状态。第二，在某些故障恢复或时钟切换场景下，可以先让电荷泵输出高阻，避免控制电压突变导致VCO频率跳变，实现更平滑的切换。配置很简单，对应位置1即高阻，置0即激活。但在实际使用中，我强烈建议在改变N、R分频比等关键参数前，先将电荷泵设为三态，等寄存器更新完成后再激活，这能有效避免环路失锁和频率毛刺。

PLL2参考频率寄存器：OSCin_FREQ这个8位寄存器至关重要，它告诉芯片PLL2相位检测器输入的参考时钟频率（OSCin端口），精度到1MHz。芯片内部的VCO调谐算法依赖这个值来优化性能。如果设置错误，可能导致VCO无法锁定在目标频率，或者相位噪声恶化。例如，你的OSCin输入是122.88MHz，那么就需要将OSCin_FREQ[7:0]设置为二进制01111010（十进制122）。这里有个坑：这个寄存器设置的是输入到相位检测器的频率，也就是经过OSCin端口后、可能再经过内部缓冲或分频前的频率。务必确认你给到OSCin引脚的实际频率。

分频器配置：这是频率合成的数学核心。

• PLL2_R计数器：这是一个12位计数器，对OSCin输入进行分频，产生PLL2相位检测器的参考频率Fref2 = F_osc_in / R。R的取值范围是1到4095。降低Fref2可以提高频率分辨率，但会牺牲相位检测速度，可能影响环路对噪声的抑制能力。通常我会让Fref2在10MHz到100MHz之间权衡。
• PLL2_N计数器：这是一个18位计数器，对VCO分频后的信号进行分频，反馈到相位检测器。N值决定了VCO的输出频率：Fvco = Fref2 * N。N的取值范围很大（1到262143），提供了极高的频率灵活性。手册特别提到，每次通过uWire更新N值，都会触发一个内部算法来优化VCO性能，因此更改频率后需要留出足够的稳定时间。
• VCO_DIV：这是VCO后的固定分频器，分频比2到8。最终分配到各输出通道的基准频率是Fvco / VCO_DIV。这个分频器的存在，允许VCO工作在一个相对较高的、性能更优的频率上，然后通过分频得到较低的输出频率，同时还能保持较低的抖动。

LD引脚复用功能：LD引脚默认是锁相检测输出，但它其实是一个多功能复用引脚，通过PLL_MUX寄存器可以将其配置为数十种不同的内部信号监测点。这在调试阶段是无价之宝。你可以把它配置为PLL2的数字锁相检测信号（高有效或低有效）、模拟锁相检测信号、甚至直接输出PLL2的N分频器或R分频器输出（除以2后）。这样，用一个示波器或逻辑分析仪探针接在LD引脚上，就能直观地看到环路的锁定状态、参考时钟或反馈时钟的波形，极大地简化了调试过程。例如，在初步调试时，我常将其设为PLL2 Digital Lock Detect Active High，用LED或示波器一眼就能看出锁定状态。

2.2 配置流程与注意事项

一个稳健的配置流程应该是这样的：

1. 上电与复位：确保电源稳定后，发送复位命令或通过硬件复位引脚，使寄存器恢复默认状态。
2. 配置时钟输入：设置CLKin_SEL选择主用参考时钟，配置LOS（失锁检测）相关寄存器。
3. 配置PLL1：如果使用外部VCXO，设置PLL1的R、N分频比，电荷泵电流，并设计好外部环路滤波器。将PLL1 CP设为三态，写入R、N值，再激活电荷泵。
4. 配置PLL2：这是重点。先设置OSCin_FREQ。然后计算目标频率所需的VCO_DIV、N和R值。原则是：先根据输出频率范围确定VCO_DIV，使得VCO频率落在其最佳工作范围内（数据手册有说明，通常约2-3GHz）。然后计算N = (Fout * VCO_DIV) / Fref2，并取整。同时设置电荷泵电流PLL2_CP_GAIN。
5. 配置输出通道：为每个CLKoutX设置分频比、输出格式（LVDS/LVPECL/CMOS）、电平、使能状态等。
6. 监控与校准：将LD引脚配置为锁相检测，监控锁定状态。锁定后，可以读取状态寄存器确认。

注意：所有寄存器配置应在芯片处于待机或禁用输出模式下进行，全部配置完成后，再统一使能PLL和输出，以避免中间状态产生非预期的时钟脉冲。

3. 环路滤波器设计：理论计算与工程实践

如果说寄存器配置是给PLL下达指令，那么环路滤波器就是确保这些指令被平稳、精确执行的“执行官”。它的设计直接决定了环路的稳定性、相位噪声、抖动和锁定时间。LMK041xx的PLL1和PLL2的环路滤波器设计有显著不同。

3.1 PLL1环路滤波器：驱动外部VCXO

PLL1通常用于锁定一个外部VCXO或晶体振荡器。其电荷泵输出CPout1需要连接一个完全由外部无源元件（电阻、电容）构成的环路滤波器，该��波器的输出直接控制VCXO的调谐电压。手册推荐PLL1的闭环带宽在10Hz到200Hz之间，这是一个非常窄的带宽，目的是为了滤除参考时钟和相位检测器带来的高频噪声，让VCXO本身的低相位噪声特性得以发挥。

一个典型的二阶无源环路滤波器拓扑如图13所示，包含R2、C1、C2。其传递函数决定了环路的动态特性。设计过程通常借助TI的Clock Design Tool软件，但理解手工计算原理至关重要：

1. 确定开环带宽和相位裕度：这是起点。对于时钟清洁应用，带宽通常较窄（如50Hz）。相位裕度一般选择45°到60°以保证稳定性。
2. 获取关键参数：
   • Kφ：电荷泵电流，由PLL1_CP_GAIN寄存器设置（如100µA, 400µA等）。
   • Kvco：VCXO的调谐灵敏度，单位是Hz/V。这需要从VCXO的数据手册中获取。
   • N1：PLL1的N分频比。
   • Fpd1：PLL1的相位检测频率，等于Fref1 / R1。
3. 计算滤波器元件值：有标准的公式。例如，对于图13的拓扑，有：
   • 自然频率ωn = (Kφ * Kvco / (N1 * C1))^0.5
   • 阻尼系数ζ = (R2 * C1 * ωn) / 2根据选择的带宽ωc（通常≈2ζωn）和相位裕度，可以反解出R2、C1、C2的值。C2通常取C1的1/5到1/10，用于滤除电荷泵的纹波。

实操心得：

• 电容选型：C1、C2必须使用COG/NP0介质的陶瓷电容，这类电容容值稳定，电压系数和温度系数极低。千万不要用X7R、X5R等II类陶瓷电容，它们的容值会随直流偏压剧烈变化，导致环路特性漂移，可能引起锁相不稳定或相位噪声恶化。
• 布局是关键：环路滤波器元件必须尽可能靠近CPout1引脚和VCXO的调谐电压输入引脚。走线要短而粗，最好在PCB内层用地平面包围，以减少噪声耦合。滤波器的地必须连接到芯片的模拟地（AGND）平面，并且是干净、低阻抗的。
• 仿真验证：在确定元件值后，一定要用TI的Clock Design Tool或类似软件进行时域和频域仿真。观察阶跃响应是否过冲，环路带宽和相位裕度是否达标。同时要仿真电源噪声抑制能力。

3.2 PLL2环路滤波器：集成与外部元件的协同

PLL2的环路滤波器设计更为复杂，因为它部分集成在芯片内部。CPout2引脚直接连接到内部的可配置滤波网络（R3, C3, R4, C4），外部只需要连接R2、C1、C2来构成前两个极点。这种设计节省了空间，但要求我们理解内外部的交互。

设计策略：

1. 确定目标带宽：PLL2的带宽通常比PLL1宽得多（几十kHz到几百kHz），用于抑制VCO的带内相位噪声和快速锁定。带宽的选择需要在相位噪声、杂散抑制和锁定时间之间折衷。
2. 利用内部组件：内部电阻R3、R4和电容C3、C4是固定的或可选的。为了最小化电阻热噪声（它会增加环路底噪），通常倾向于选择最小的内部电阻值。但同时，内部电容C3、C4限制了最大可实现带宽。因此，一个常见的策略是：先选择最小的内部电阻，然后选择能满足所需带宽的最大内部电容值。这样能在给定带宽下，最大化内部电容，从而利用其更靠近VCO的优势，更好地滤除噪声和杂散。
3. 计算外部元件：在确定了内部组件（在软件工具中选择）后，外部元件R2、C1、C2的计算方法与PLL1类似，但需要将内部网络的阻抗纳入总传递函数中计算。同样，强烈依赖设计工具。
4. 考虑Kvco变化：PLL2内部的VCO，其Kvco（增益）在整个调谐频率范围内是变化的。数据手册的电气特性表会给出其范围（例如，典型值可能是某个频率下的Kvco）。环路带宽与Kvco的平方根成正比。这意味着，如果Kvco变化2倍，环路带宽会变化约1.4倍。因此，设计时必须使用Kvco的最小值和最大值分别进行仿真，确保在整个目标频率范围内，环路都能保持足够的相位裕度（通常>45°），否则在某些频点可能发生振荡或不稳定。

布局要点：对于PLL2的外部滤波器元件，布局要求同样苛刻。R2、C1、C2必须紧靠CPout2引脚。并且，连接到CPout2的走线要非常短，最好直接打在滤波器电容的焊盘上，避免引入额外的串联电感。

4. 晶体振荡器电路设计与计算

对于需要最高频率稳定度和最低相位噪声的应用，可以使用LMK041xx的OSCin/OSCin*端口外接一个分立晶体振荡器电路，如图15所示。这本质上是一个由芯片内部反相器、外部晶体、变容二极管和偏置网络构成的皮尔斯振荡器。设计好这个电路，是获得优质参考源的关键。

4.1 负载电容计算与晶体选型

晶体在并联谐振模式下工作，其振荡频率由晶体的串联谐振频率Fs、动态电容C1、静态电容C0以及**负载电容CL**共同决定。我们的目标是通过电路设计，让CL匹配晶体规格书上要求的负载电容（例如14pF）。

总负载电容CL的公式为：CL = CTUNE + CIN + CSTRAY。

• CTUNE：变容二极管的电容。这是调谐电容，用于微调频率以补偿晶体误差和温漂。我们选用Skyworks SMV1249-074这类双变容二极管（共阴极）。其单管电容在0.3V时约31pF，3V时约3.4pF。双管阳极对阳极的电容约为单管的一半。设计时，我们希望调谐电压VTUNE在电源电压中点（如3.3V/2 = 1.65V）附近，此时电容值约为6pF（作为CTUNE的初始设计值）。
• CIN：LMK041xx OSCin引脚的输入电容，典型值为6pF。
• CSTRAY：PCB的寄生电容。这取决于布局，应通过精心的布局（短线、细线）将其最小化。通常估计在2-4pF。

因此，CL的初始估算值 = 6pF (CTUNE) + 6pF (CIN) + 4pF (CSTRAY) = 16pF。这意味着我们应该选择标称负载电容为16pF的晶体。如果晶体规格书是14pF，我们就需要通过调整CTUNE的偏置点或优化布局来微调。

晶体关键参数：

• 标称频率：如12.288MHz。
• 负载电容：根据上述计算选择，如16pF。
• 频率稳定度：包括常温偏差和全温范围（-40°C 到 +85°C）偏差，如±10ppm和±15ppm。
• 等效串联电阻：应小于数据手册中OSCin端口驱动能力所允许的最大值。
• 驱动电平：不能超过晶体最大额定值，否则会加速老化甚至损坏。驱动电平与振荡幅度、CL和ESR有关。
• C0/C1比值：这个“牵引率”参数很重要。比值越小（如225 vs 280），在相同CL变化下，频率变化范围更宽，即调谐范围更大。在需要较宽调谐范围的应用中，应选择C0/C1比值小的晶体。

4.2 电路设计与调谐特性分析

图15的电路中，两个2.2nF的耦合电容CC1和CC2用于隔直，其值需要远大于CTUNE（即 >> 6pF），因此2.2nF是合适的。电阻R1（4.7kΩ）和R3（10kΩ）为变容二极管提供直流偏置，将VTUNE（即PLL1的环路滤波器输出电压）耦合到二极管上。

振荡器增益KVCO的计算：这是将PLL1环路滤波器设计与晶体电路联系起来的关键参数。KVCO在这里表示晶体振荡器的电压-频率调谐灵敏度，单位是Hz/V或MHz/V。

获得KVCO的最佳方法是通过实测。给PLL1一个精确可调的参考时钟，测量锁定后VTUNE节点的电压，同时测量晶体OSCin的实际输出频率。在中心频率附近取两个点(VTUNE1, F1)和(VTUNE2, F2)，则KVCO = (F2 - F1) / (VTUNE2 - VTUNE1)。

也可以从晶体参数估算，但不如实测准确。公式涉及C0、C1和CL。例如，使用手册中的示例数据和图16的调谐曲线，在中心频率12.288MHz附近，电压变化ΔV = 2.03V - 0.814V = 1.216V，对应的频率变化ΔF = 81.4ppm - (-81.4ppm) = 162.8ppm。将ppm转换为绝对频率：ΔF = 12.288MHz * 162.8e-6 ≈ 2000 Hz。因此，KVCO ≈ 2000 Hz / 1.216V ≈ 1645 Hz/V，或写作0.001645 MHz/V。这个值会用于PLL1环路滤波器的计算。

启动与稳定性：确保晶体ESR在芯片驱动能力范围内。反馈电阻（通常集成在芯片内部）提供直流偏置使反相器工作在线性区。布局必须极其紧凑，将晶体、变容二极管、耦合电容和偏置电阻紧靠OSCin引脚放置，形成一个小的“岛”，用地线包围，远离数字噪声源。

5. 功耗计算、散热与PCB布局实战要点

LMK041xx在输出多个高频、高驱动能力的时钟时，功耗不容小觑。处理不好，芯片结温升高会导致性能下降甚至损坏。

5.1 功耗估算

手册表34提供了各个功能模块的典型电流消耗。计算总功耗的步骤是：

1. 计算总电流：根据你的配置，将涉及的模块电流相加。例如：核心电流 + 输入缓冲电流 + 各个输出缓冲器电流 + 各分频器电流。
2. 计算总输入功率：总功率 = VCC * 总电流。
3. 计算芯片实际功耗：对于LVPECL输出，如果使用了外部120Ω发射极电阻，则有一部分功率消耗在外部电阻上，而不是芯片内部。需要减去这部分。每个使能的LVPECL通道，外部电阻功耗约为(VOH - VOL)^2 / R。典型值约25mW每电阻（每对差分输出有2个电阻）。
4. 估算结温：Tj = Ta + Pd * θJA。其中Ta是环境温度，Pd是芯片实际功耗，θJA是封装的热阻（WQFN封装约27.4°C/W）。必须保证Tj< 125°C。

示例：配置为单参考输入，PLL锁定，使能1个LVDS输出和1个LVPECL输出（带120Ω电阻），分频器均大于2分频。

• 电流 = 115mA (核心) + 10mA (高通道缓冲) + 10mA (低通道缓冲) + 19.3mA (LVDS) + 40mA (LVPECL使能) + 8.5mA*2 (两个分频器) ≈ 211.3mA。
• 总输入功率 = 3.3V * 0.2113A ≈ 697mW。
• 外部LVPECL电阻功耗 = 50mW。
• 芯片实际功耗Pd= 697mW - 50mW = 647mW。
• 结温升ΔT= 0.647W * 27.4°C/W ≈ 17.7°C。如果环境温度Ta为85°C，则Tj≈ 102.7°C，仍在安全范围内，但余量不大。

5.2 PCB布局与散热设计

这是项目成败的硬件基础，许多相位噪声和抖动问题都源于糟糕的布局。

1. 电源分割与去耦：
   • 强烈建议使用独立的电源平面：将时钟输出引脚（如CLKout0, 1等）的电源（VCC）与其他模拟/数字电源分开。所有其他电源引脚（如VCC_PLL, VCC_VCO等）连接到另一个电源平面。这能有效隔离输出级的大电流瞬变对敏感PLL和VCO电路的干扰。
   • 就近放置去耦电容：每个电源引脚到地之间，都必须有至少一个0.1µF的陶瓷电容（最好用0402或0201封装，减小ESL）尽可能靠近引脚放置。对于核心电源，额外增加一个1µF或2.2µF的电容。所有电容的GND端必须通过短而粗的过孔直接连接到完整的地平面。
2. 热管理：
   • 裸露焊盘：芯片底部的裸露焊盘是主要散热路径，必须通过多个过孔阵列连接到PCB内部的地平面层。这些过孔充当“热导管”。
   • 推荐焊盘与过孔模式：如图14所示，在裸露焊盘对应的PCB区域，设计一个带有多个（如5x5阵列）小过孔（直径0.3mm）的焊盘，这些过孔连接到内部完整的地平面。
   • 扩展散热：如果功耗很高，可以在PCB背面（芯片正下方区域）开辟一个约2平方英寸的铜皮区域，并通过上述热过孔与芯片焊盘相连。这个背面铜皮可以涂覆阻焊层，但不要覆盖绝缘的绿油，以增强散热。
3. 信号布线：
   • 参考时钟输入：CLKin和OSCin信号线应作为差分对布线，严格控制阻抗和长度匹配。采用AC耦合时，耦合电容要紧靠接收端（芯片引脚）。
   • 时钟输出：LVDS/LVPECL输出需按差分线规则布线，阻抗控制（通常100Ω差分）。终端电阻（如LVPECL的120Ω）应靠近接收端放置。
   • 环路滤波器元件：如前所述，必须紧靠CPout引脚，走线最短。滤波器地是安静的模拟地。
   • 晶体振荡器电路：布局要极度紧凑，所有元件紧靠OSCin引脚。用地线包围该区域，远离任何数字或开关电源走线。

6. 常见问题排查与调试技巧

即使设计再仔细，调试阶段也总会遇到问题。以下是我在实际项目中总结的一些常见故障和排查思路。

问题1：PLL无法锁定，LD指示灯常亮或常灭。

• 检查电源和复位：测量所有电源引脚电压是否稳定在3.3V±5%以内。确认复位信号已正确释放。
• 检查参考时钟：用示波器测量CLKin或OSCin引脚是否有信号，幅度和频率是否正确。确认OSCin_FREQ寄存器设置与实际频率一致。
• 检查配置顺序：是否在配置分频器R/N前，已将电荷泵设为三态？配置完成后是否重新激活了电荷泵？
• 检查环路滤波器：测量CPout引脚电压。如果电压一直处于电源轨（0V或VCC），可能是环路滤波器开路、短路，或者电荷泵电流设置不当。检查滤波器电阻电容值是否正确，焊接是否良好。
• 利用LD引脚调试：将PLL_MUX设置为输出PLL2_R Divider Output / 2或PLL2_N Divider Output / 2，用示波器看是否有脉冲输出。这能验证参考时钟和反馈时钟是否进入了相位检测器。

问题2：时钟输出有异常抖动或相位噪声很差。

• 电源噪声：这是最常见的原因。用示波器的带宽限制功能（如20MHz）观察电源引脚上的噪声。确保去耦电容布局正确。考虑使用低噪声LDO为时钟芯片单独供电。
• 参考时钟质量：参考时钟本身的相位噪声会直接影响输出。测量参考时钟的抖动。如果使用晶体振荡器电路，检查其电源是否干净，布局是否合理。
• 环路带宽设置不当：如果PLL2环路带宽太窄，无法抑制VCO的近端噪声；如果太宽，会让参考时钟的噪声通过。使用设计工具重新仿真，并考虑Kvco的变化范围。可以尝试微调环路滤波器电阻值（R2）。
• PCB布局问题：检查敏感模拟电路（尤其是环路滤波器和晶体电路）是否被数字信号线或电源线干扰。确保地平面完整。

问题3：输出频率不正确。

• 分频比计算错误：双重检查R,N,VCO_DIV的计算公式：Fout = (F_osc_in / R) * N / VCO_DIV。注意F_osc_in是OSCin引脚的实际频率。
• VCO范围超限：确认计算出的VCO频率Fvco = (F_osc_in / R) * N是否在芯片数据手册规定的VCO工作频率范围内（例如2.0 GHz 到 2.5 GHz）。如果超出范围，需要调整VCO_DIV或R、N的组合。
• 寄存器写入错误：确认uWire通信的时序和极性是否正确。可以在写入后，再回读寄存器验证配置值。

问题4：芯片发热严重。

• 计算功耗：按照第5.1节的方法重新计算功耗和结温。检查是否使能了不必要的输出通道。
• 检查LVPECL终端：如果使用LVPECL输出但未正确连接120Ω端接到地的电阻，或者电阻值不对，可能导致输出级电流异常增大，引起发热。
• 散热设计：检查芯片底部裸露焊盘是否已良好焊接并连接到地平面。触摸PCB背面芯片对应区域是否很热，验证散热过孔是否有效。

调试工具箱建议：

1. 高质量示波器：用于观察时钟波形、抖动和电源噪声。
2. 频谱分析仪：用于测量相位噪声和杂散，这是评估时钟性能的黄金标准。
3. 逻辑分析仪或协议分析仪：用于抓取和解析uWire通信数据，确认寄存器读写���否正确。
4. TI的Clock Design Tool和TICS Pro软件：前者用于环路滤波器设计和仿真，后者用于寄存器配置生成和通信控制，能极大提高效率。

最后，关于LMK041xx的配置，我个人的习惯是，在硬件设计阶段就用Clock Design Tool把环路滤波器参数和预期的相位噪声仿真好；在软件驱动里，将寄存器配置序列写成清晰的、带注释的数组或函数，并包含超时等待锁定的机制；在PCB上，为LD引脚预留一个测试点，并为每个电源引脚预留额外的滤波电容焊盘位置，以便调试时调整。时钟设计是一门结合了理论计算、仿真优化和实战调试的艺术，LMK041xx作为一个强大的平台，为你提供了充分的控制权，但也要求设计者具备相应的细心和经验。每一次成功的锁定，输出那干净的眼图，都是对这份工作的最好回报。