深入解析TMS320F28x内存映射与哈佛总线架构：性能优化与实战指南
1. 项目概述：为什么需要深入理解F28x的内存与总线？
如果你正在使用TI的TMS320F28x系列DSP进行电机控制、数字电源或者任何对实时性要求苛刻的嵌入式开发，那么你迟早会碰到一个核心问题：为什么我的代码跑得不够快？或者，为什么我的中断响应时快时慢？很多时候，问题的根源不在于算法本身，而在于对底层硬件架构——尤其是内存映射和总线系统——的理解不够透彻。
我刚接触F28x时，也曾天真地认为，只要把代码写进RAM，配置好时钟，系统就能全速运行。结果在做一个高频PWM控制项目时，遇到了诡异的控制周期抖动。排查了半天，最后发现是代码段不小心放到了一个需要插入等待状态（Wait-State）的外部Flash区域，导致取指周期不稳定。这个教训让我明白，对于这类高性能DSP，把内存地图和总线优先级背熟，和写好控制算法同等重要。
TMS320F28x系列（如F2812, F28069等）的核心竞争力，就在于其独特的“增强型哈佛总线架构”。这不仅仅是“程序和数据分开”那么简单，它是一套精密的交通管理系统，决定了指令、数据如何高效、无冲突地在CPU、存储器和众多外设之间流动。而内存映射，就是这套系统的“城市规划图”，它告诉你，哪块地是高速RAM（快车道），哪块是只读的Boot ROM（单行道），哪块连着外部设备（需要红绿灯调节的交叉口）。
理解这张图，你就能：
- 榨干性能：将最关键的实时中断服务程序、高频访问的数据缓冲区放到零等待的片上SARAM中，避免总线拥堵。
- 规避陷阱：知道哪些外设寄存器访问需要特殊指令（如EALLOW），哪些内存区域是“写后读保护”的，避免掉进硬件时序的坑里。
- 灵活扩展：合理配置XINTF（外部接口）的时序，让DSP能稳定、高效地连接外部存储器或FPGA，扩展系统能力。
- 优化调试：当程序跑飞时，能快速通过反汇编和内存地址，定位问题是在代码区、数据区还是外设配置区。
接下来，我将以R2812/R2811为蓝本，拆解这份“城市规划图”和“交通规则”，并结合实际项目中的配置经验和踩过的坑，让你不仅能看懂手册里的框图，更能真正用起来。
2. 内存地图全景解析：从地址0x000000开始
拿到一份芯片手册，内存映射图通常是最复杂也最令人望而生畏的部分。但别慌，我们化整为零，把它看成几个功能明确的“街区”。
2.1 核心分区：低64K与高64K的传承与演进
F28x的内存视图是统一的32位地址空间（4GB），但对程序员来说，最需要关注的是低64K（0x0000 0000 – 0x0000 FFFF）和高64K（0x3F80 0000 – 0x3FFF FFFF）这两个区域。这种划分并非偶然，而是为了兼容其前代产品TMS320C24x/LF240x系列。
- 低64K区域（数据空间镜像）：这个区域主要映射为数据空间。为什么？因为C24x架构是真正的哈佛架构，其数据空间和程序空间是物理分开的。F28x为了兼容老代码，将这块地址主要作为数据访问的“窗口”。例如，M0、M1 SARAM以及三个外设帧（Peripheral Frame）都位于此。当你写C代码定义一个全局变量，链接器默认会把它分配到这个区域的RAM中。
- 高64K区域（程序空间镜像）：这个区域主要映射为程序空间。同样为了兼容，C24x的代码只能在这个区域执行。在F28x上，H0 SARAM的高32K（0x3F80 0000 – 0x3F87 FFFF）和Boot ROM（如果使能）就位于此。一个关键点：如果你想运行从C24x移植过来的、未经修改的汇编代码，必须将其链接到高64K的地址范围。
实操心得：在编写纯F28x的新项目时，我们通常使用“统一内存模型”，即代码和数据可以放在任何可执行的RAM中（如L0-L3, H0），不必拘泥于高/低64K的划分。兼容性划分主要是为了历史包袱。但在配置CMD链接命令文件时，理解这个背景有助于你读懂TI提供的示例链接脚本。
2.2 片上存储器（SARAM）详解：性能的关键
片上静态RAM（SARAM）是DSP的“高速缓存”，零等待状态，是保证实时性的基石。F28x的SARAM被划分成多个大小不等的块（M0, M1, L0, L1, L2, L3, H0），这不仅仅是容量划分，更是为了减少总线冲突，提升并行度。
M0 和 M1 (各1K x 16位)：
- 地址：M0位于0x00 0000 – 0x00 03FF， M1位于0x00 0400 – 0x00 07FF。
- 特殊地位：M1的首地址（0x00 0400）是硬件堆栈指针（SP）的复位默认值。因此，通常将M1专门用于堆栈，避免堆栈操作与其他数据访问竞争同一内存块的总线。
- 兼容性：M0区域覆盖了C24x的B0、B1、B2 RAM空间，方便变量地址迁移。
L0, L1, L2, L3 (共10K x 16位)：
- L0: 4K, 0x00 8000 – 0x00 8FFF
- L1: 4K, 0x00 9000 – 0x00 9FFF
- L2: 1K, 0x00 A400 – 0x00 A7FF
- L3: 1K, 0x00 A800 – 0x00 ABFF
- 这些是通用的高速RAM，可用于代码或数据。将它们分配给频繁访问的全局数组、实时性要求最高的中断服务程序（ISR）代码，能极大提升性能。
H0 (8K x 16位)：
- 地址：0x3F80 0000 – 0x3F81 FFFF。
- 这块RAM完全位于高64K程序空间，是存放启动后从Flash搬移过来的核心代码的理想位置（即常见的“Copy from Flash to RAM for run”操作）。
配置技巧：在链接命令文件（.cmd）中，合理分配这些SARAM块。一个常见的优化策略是：
.stack段 -> M1.ebss(全局变量) -> M0 或 L0/L1.text(代码) 和.cinit-> L0/L1/H0- 为高速ADC采样缓冲区或PID运算中间变量单独定义一个段，放到L2/L3。 这样做可以充分利用多块RAM的并行访问能力，减少CPU流水线因等待数据而产生的停滞（stall）。
2.3 外设帧（Peripheral Frames）：与外界沟通的桥梁
外设寄存器被组织在三个独立的“帧”中，每个帧有不同的总线宽度和访问特性。绝对不要把它们当成普通内存来访问！
| 外设帧 | 地址范围 | 总线宽度 | 关键特性与注意事项 |
|---|---|---|---|
| PF0 | 0x00 0B20 – 0x00 0FFF | 32位/16位 | 包含XINTF配置寄存器、CPU定时器寄存器和PIE向量表。访问无特殊保护。 |
| PF1 | 0x00 6000 – 0x00 6FFF | 仅32位 | 主要包含eCAN模块的邮箱和控制寄存器。重要：必须使用32位访问（如C语言中的volatile unsigned long *），16位访问会被忽略或产生错误数据。 |
| PF2 | 0x00 7000 – 0x00 7FFF | 仅16位 | 包含系统控制、GPIO、EV、ADC、SCI、SPI等绝大多数外设寄存器。重要：必须使用16位访问（如volatile unsigned int *），32位访问无效。 |
为什么分帧和宽度？主要是为了外设IP核的复用和兼容。PF2兼容16位的C240x外设，PF1则为eCAN这种需要32位宽访问的新外设设计。PF0则放置一些核心系统组件。
踩坑实录：我曾调试一个SPI通信问题，配置寄存器后死活不工作。最后发现是用了
unsigned long（32位）指针去访问PF2里的SPI控制寄存器（SPICCR）。虽然编译器不报错，但实际写入时，高16位数据被硬件丢弃了，导致配置位错误。牢记：PF2用16位指针，PF1用32位指针。
2.4 向量表映射：中断入口的“四选一”开关
中断响应快慢是实时系统的生命线。F28x提供了四个不同的向量表位置，由VMAP、ENPIE、MP/MC这几个状态位��制，同一时刻只有一个是有效的。
| 向量表 | 地址 | 使能条件 | 用途与场景 |
|---|---|---|---|
| M0向量表 | 0x00 0000 | VMAP = 0 | 复位后的默认状态。向量表在M0 RAM中，共32个向量（32位每个）。适用于极度追求中断响应速度的场合，因为向量就在零等待RAM里。 |
| PIE向量表 | 0x00 0D00 | VMAP = 1,ENPIE = 1 | 最常用模式。PIE模块将96个外设中断源复用为12个CPU中断线，向量表有256个向量（16位每个，但实际存储的是22位地址高16位）。用于管理复杂的中断系统。 |
| BROM向量表 | 0x3F FFC0 | VMAP = 1,MP/MC = 0,ENPIE = 0 | 微计算机模式。向量表在Boot ROM中。通常用于从内部Flash/ROM启动的最终产品，中断向量指向Flash中的固定服务程序。 |
| XINTF向量表 | 0x3F FFC0 | VMAP = 1,MP/MC = 1,ENPIE = 0 | 微处理器模式。向量表在外部存储器Zone 7。用于从外部存储器（如并行Flash）启动和运行的系统。 |
如何选择？
- 开发阶段：强烈建议使用PIE向量表模式。它灵活，能管理所有外设中断，且向量表在RAM中可动态修改，方便调试。
- 产品阶段：若从内部Flash启动，使用BROM向量表，并在初始化时将中断服务程序入口地址从Flash拷贝到PIE向量表RAM中，再切换到PIE模式。这样既利用了Flash的非易失性，又获得了RAM中断响应的速度。
- 关键中断：如果某个中断（如看门狗溢出）要求响应时间绝对确定，可以考虑将其单独映射，或使用M0向量表模式。
切换向量表的代码示例：
// 假设要从Boot ROM向量表切换到PIE向量表 EALLOW; // 解除寄存器保护 PieCtrlRegs.PIECTRL.bit.ENPIE = 1; // 使能PIE模块 PieVectTable.<InterruptName> = &ISR_Function; // 填充PIE向量表 EDIS; // 重新启用保护 // 注意：VMAP位通常在系统初始化代码中（DSP28x_GlobalVariableDefs.c中的InitPieVectTable函数）通过设置ST1寄存器完成。3. 哈佛总线架构深度剖析：并行的艺术
哈佛架构的精髓是“分离”，但F28x的“增强型哈佛总线”更进了一步，它不仅是物理分离，更是逻辑上的高效调度。
3.1 总线结构：三条高速公路
F28x的CPU内核通过三条独立的32位总线与内存系统连接：
- 程序读总线（Program Read Bus）：22位地址线，32位数据线。专门用于取指（Fetch）——从内存中读取下一条要执行的指令。
- 数据读总线（Data Read Bus）：32位地址线，32位数据线。用于读取数据（Load）——例如，执行
MOVL ACC, @Var指令时，从Var地址读数据。 - 数据写总线（Data Write Bus）：32位地址线，32位数据线。用于写入数据（Store）——例如，执行
MOVL @Var, ACC指令。
为什么是“增强型”？传统哈佛架构，程序和数据空间完全隔离，地址可能重叠。F28x采用了统一编址，但通过这三条总线在物理层面实现并行。这意味着，你可以将代码和数据放在同一个物理RAM块（如L0）中，CPU依然可以在一个周期内同时从中取指和读写数据，只要它们不在同一个地址上冲突。这给了链接器极大的灵活性。
3.2 总线仲裁与优先级：谁先谁后的规则
当多个访问请求同时发生时，总线仲裁器依据固定优先级裁决：最高优先级：数据写 → 程序写 → 数据读 → 最低优先级：程序读（取指）
这个优先级顺序是经过精心设计的：
- 数据写优先级最高：确保CPU的计算结果能第一时间被保存，防止因数据覆盖导致错误。例如，在中断服务程序中保存上下文寄存器。
- 程序写次之：用于Flash编程、RAM初始化等场景。
- 数据读高于程序读：这体现了“数据驱动”的设计思想。很多指令（如MAC）需要先读取操作数才能执行，保证数据读的优先级可以减少流水线停顿。
- 程序读（取指）优先级最低：这听起来反直觉，但得益于深流水线（8级）和分支预测，CPU可以提前预取指令。即使取指被短暂延迟，流水线中已有的指令仍可继续执行，从而隐藏了延迟。
性能影响分析：理解这个优先级对优化至关重要。如果一个高优先级的中断服务程序（ISR）中进行了大量的数据写入（如保存数组），它会持续占用数据写总线，可能导致主循环的取指操作被阻塞，从而影响整体吞吐量。因此，ISR的设计应尽量短小精悍，避免大规模内存操作。
3.3 等待状态（Wait-States）：与慢速存储器的协同
不是所有存储器都像SARAM一样快。访问Boot ROM或外部XINTF设备时，需要插入等待周期。F28x的等待状态机制非常灵活。
固定等待状态：
- M0, M1, L0-L3, H0 SARAM, PF0:0等待。全速访问。
- PF1, PF2:读操作2等待，写操作0等待。这是为了匹配外设的响应速度，写操作通常只需锁存，而读操作需要时间准备数据。
- Boot ROM:1等待。
可编程等待状态（XINTF）： 这是配置外部存储器的关键。每个XINTF区域（Zone 0, 1, 2, 6, 7）都可以通过XTIMINGx寄存器独立配置：
- XREADY采样：可以选择使用外部设备的Ready信号来扩展等待周期，实现与任意慢速设备的接口。
- 建立、激活、保持周期：可以精确配置地址和数据信号的时序，以满足不同存储芯片的时序要求。
- 片选合并：Zone 0和Zone 1共用
XZCS0AND1，Zone 6和Zone 7共用XZCS6AND7。这意味着连接在这两个片选上的设备，会同时出现在两个地址区域，提供了映射灵活性。
配置XINTF Zone 2的示例（假设连接一个100MHz的异步SRAM）：
EALLOW; // 假设SYSCLKOUT = 150MHz, XTIMCLK = SYSCLKOUT/2 = 75MHz // 周期约为13.3ns。SRAM读取周期需要20ns，需要2个XTIMCLK等待状态。 // XTIMING2: X2TIMING = 0 (1个XTIMCLK周期)， XSIZE=3 (16位区域) // 假设不需要XREADY扩展，建立、激活、保持各1个周期。 XintfRegs.XTIMING2.bit.XWRLEAD = 1; // 写引导周期 = 1 XintfRegs.XTIMING2.bit.XWRACTIVE = 2; // 写激活周期 = 2 (满足20ns) XintfRegs.XTIMING2.bit.XWRTRAIL = 1; // 写跟踪周期 = 1 XintfRegs.XTIMING2.bit.XRDLEAD = 1; // 读引导周期 = 1 XintfRegs.XTIMING2.bit.XRDACTIVE = 2; // 读激活周期 = 2 (满足20ns) XintfRegs.XTIMING2.bit.XRDTRAIL = 1; // 读跟踪周期 = 1 XintfRegs.XTIMING2.bit.USEREADY = 0; // 不使用XREADY XintfRegs.XTIMING2.bit.READYMODE = 0; // 异步Ready模式 XintfRegs.XTIMING2.bit.XSIZE = 3; // 区域大小为16位 EDIS; // 注意：还需要配置XINTCNF2寄存器，可能使能写缓冲等优化。4. 关键外设与中断系统集成
内存和总线是舞台，外设和中断才是上演精彩剧目的演员。F28x将它们紧密集成在内存映射框架内。
4.1 外设总线桥接：PF1与PF2的由来
CPU的32位内存总线速度极高，但很多外设（尤其是兼容旧型号的）工作在16位或更低速度。直接挂接会降低总线效率。因此，F28x通过一个外设总线桥，将高速内存总线转换为适合外设的低速总线。
- PF1 (32位外设总线)：用于eCAN等需要32位带宽的新外设。
- PF2 (16位外设总线)：用于EV、ADC、SCI、SPI等从C240x继承下来的外设，保持软件兼容性。
桥接器会处理总线宽度转换、时钟域同步和等待状态插入，让CPU能以一种相对统一的方式访问各种外设。
4.2 中断控制系统：从外设到CPU的精准路径
F28x的中断系统是一个三级流水线：外设中断标志 → PIE模块 → CPU内核
- 外设级：每个外设（如ADC、定时器）都有自己的中断标志位（IF）和使能位（IE）。当事件（如ADC转换完成）发生，且IE=1，则中断标志置位，信号发送至PIE。
- PIE级：这是最精妙的部分。PIE将多达96个中断源（实际使用约45个）分组，每组8个，映射到CPU的12个中断线（INT1-INT12）。每组有自己的
PIEIERx（组使能）和PIEIFRx（组标志）寄存器。- 当某组中一个中断发生时，
PIEIFRx.y置位。 - 如果
PIEIERx.y也使能，PIE会检查该组的应答寄存器PIEACKx。若PIEACKx为0（表示CPU未在处理该组中断），则PIE向CPU发出对应的INTx信号。
- 当某组中一个中断发生时，
- CPU级：CPU收到
INTx信号后，检查IER（中断使能寄存器）和INTM（全局中断屏蔽位）。如果使能，则保存现场，并跳转到PIE向量表中对应的中断向量地址执行。
中断响应流程代码示例（以ADC中断为例）：
// 1. 初始化PIE向量表 EALLOW; PieVectTable.ADCINT = &adc_isr; // 将ADC中断服务程序地址填入向量表 EDIS; // 2. 使能PIE组级中断（ADCINT属于INT1组，是INT1.1） PieCtrlRegs.PIEIER1.bit.INTx1 = 1; // 使能INT1组第1个中断（ADCINT） // 3. 使能CPU级中断 IER |= M_INT1; // 使能CPU的INT1中断线 // 4. 清除PIE组应答位（通常在中断服务程序开始或结束时进行） PieCtrlRegs.PIEACK.all = PIEACK_GROUP1; // 5. 使能外设级中断（ADC模块自身） AdcRegs.ADCTRL2.bit.INT_ENA_SEQ1 = 1; // 使能ADC序列1中断 // 6. 全局使能中断 EINT; // 清除INTM，开启全局中断4.3 低功耗模式与内存访问
F28x支持IDLE、STANDBY、HALT三种低功耗模式。当进入这些模式时，时钟可能被关闭，这对内存访问有直接影响。
- IDLE模式：CPU时钟停止，外设时钟可选择保持。访问片上SARAM和已使能时钟的外设寄存器是可能的（由外设发起DMA或中断唤醒）。
- STANDBY/HALT模式：时钟源关闭。任何内存访问都无法进行，必须通过外部中断或复位唤醒。
- 关键点：在进入低功耗模式前，务必确保没有正在进行的关键内存操作（如Flash擦写、XINTF访问），否则可能导致系统挂起或数据损坏。
5. 实战配置、问题排查与优化技巧
理论最终要服务于实践。下面结合几个典型场景，看看如何应用上述知识。
5.1 链接命令文件（.cmd）的编写艺术
一个优化的.cmd文件是高效系统的蓝图。以下是一个针对F2812的示例片段，展示了如何合理分配内存：
MEMORY { PAGE 0: /* 程序空间 */ PRAML0 : origin = 0x008000, length = 0x001000 /* L0 SARAM */ PRAML1 : origin = 0x009000, length = 0x001000 /* L1 SARAM */ H0 : origin = 0x3F8000, length = 0x002000 /* H0 SARAM */ FLASH : origin = 0x3D8000, length = 0x008000 /* 外部Flash区域 */ PAGE 1: /* 数据空间 */ DRAML0 : origin = 0x008000, length = 0x001000 /* L0 SARAM (数据视图) */ DRAML1 : origin = 0x009000, length = 0x001000 /* L1 SARAM */ DRAML2 : origin = 0x00A400, length = 0x000400 /* L2 SARAM */ DRAML3 : origin = 0x00A800, length = 0x000400 /* L3 SARAM */ M0 : origin = 0x000000, length = 0x000400 /* M0 SARAM */ M1 : origin = 0x000400, length = 0x000400 /* M1 SARAM，用作堆栈 */ } SECTIONS { /* 将中断服务程序（最要求速度的代码）放到零等待的L0 RAM中运行 */ .intvecs : > PRAML0, PAGE = 0 .text : > PRAML1, PAGE = 0 /* 主程序代码 */ .cinit : > H0, PAGE = 0 /* 初始化数据，启动时从Flash拷贝至此 */ /* 堆栈和全局变量 */ .stack : > M1, PAGE = 1 .ebss : > DRAML0, PAGE = 1 /* 未初始化全局变量 */ .econst : > DRAML1, PAGE = 1 /* 常量数据 */ /* 为高速数据缓冲区单独定义段 */ .AdcBuffer : > DRAML2, PAGE = 1 .PidData : > DRAML3, PAGE = 1 }5.2 常见问题排查速查表
| 问题现象 | 可能原因 | 排查步骤与解决方案 |
|---|---|---|
| 程序在访问某外设后跑飞 | 1. 外设寄存器访问宽度错误（PF2用32位写）。 2. 未使用 EALLOW/EDIS保护关键寄存器。3. 访问了保留（Reserved）或受保护的内存区域。 | 1. 检查指针类型，确保PF2用Uint16*，PF1用Uint32*。2. 检查系统控制、GPIO等寄存器的配置代码是否被 EALLOW/EDIS包裹。3. 核对内存映射图，避免访问0x00 0A00-0x00 0B1F等保留区。 |
| 中断响应时间过长或不稳定 | 1. 中断服务程序代码或数据位于有等待状态的区域（如Flash）。 2. 中断嵌套或优先级设置不当，高优先级中断占用总线太久。 3. PIE向量表未正确初始化或 PIEACK未清除。 | 1. 将关键ISR的代码段（.text）和使用的数据段链接到零等待的SARAM（如L0）。 2. 优化ISR，减少其执行时间和内存访问。检查IER优先级。 3. 在ISR入口或出口处清除对应的 PIEACKx位。 |
| 从XINTF运行代码极慢 | 1. XINTF时序配置错误，等待状态不足。 2. 未使能XINTF区域的写缓冲（Write Buffer）。 3. 代码跨区域访问，导致片选切换延迟。 | 1. 根据外部存储器数据手册，重新计算并配置XTIMINGx寄存器，尤其是XRDACTIVE和XWRACTIVE。2. 设置 XINTCNF2.bit.WRBUFF以启用写缓冲，提升写操作效率。3. 尽量将相关代码和数据组织在同一XINTF Zone内。 |
| 系统偶尔死机，看门狗复位 | 1. 堆栈溢出，破坏了关键数据。 2. 非法地址访问（如空指针、数组越界）触发了硬件错误。 3. 低功耗模式唤醒配置错误。 | 1. 增大.stack段大小，或检查递归调用深度。将堆栈放在独立的M1块。2. 使用调试器查看复位时的PC和STACK指针。启用编译器的栈检查功能。 3. 检查低功耗模式唤醒源配置，确保在进入IDLE/STANDBY前正确配置唤醒中断。 |
| Bootloader无法跳转到应用程序 | 1. 应用程序的向量表地址与Bootloader中的跳转地址不一致。 2. 应用程序的 .cinit段未正确从Flash拷贝到RAM。3. MP/MC模式设置冲突。 | 1. 确保应用程序编译时-v28选项正确，且链接器生成的入口地址与Bootloader的跳转地址匹配。2. 检查应用程序的启动代码（ DSP28x_CodeStartBranch.asm或等效文件），确保它正确执行了RAM初始化。3. 确认硬件 XMP/MC引脚状态与软件中对Boot ROM/XINTF Zone 7的映射期望一致。 |
5.3 高级优化技巧
- 利用内存块并行性：将ADC结果缓冲区、PID计算中间变量、通信缓冲区分别放在L0、L1、L2。这样，CPU在一个周期内可以同时进行：从L0取指令、从L1读ADC数据、向L2写PID结果，最大化总线利用率。
- 写缓冲（Write Buffer）：在访问较慢的外设或XINTF区域进行连续写操作时，使能写缓冲（
XINTCNF2.bit.WRBUFF）。CPU可以不等上一次写完成就继续执行，由缓冲器负责完成后续的写操作，从而提升流水线效率。 - 代码段搬移（Run from RAM）：系统上电后，在初始化阶段，将关键循环代码或中断服务程序从较慢的Flash搬移到零等待的SARAM（如H0或L0）中执行。这是提升性能最有效的手段之一。TI的示例工程中通常包含
MemCopy函数来实现此功能。 - PIE向量表动态管理：在运行时，可以根据系统状态动态修改PIE向量表中的函数指针，实现中断服务程序的热切换，用于实现状态机或多任务调度机制。
理解TMS320F28x的内存映射与哈佛总线架构，就像拿到了这座高性能数字城堡的电路图和钥匙。它不再是黑盒，而是一个你可以精确调配、优化和掌控的系统。从谨慎规划内存布局开始，到精细配置总线时序，再到巧妙设计中断流，每一步都影响着最终产品的性能与可靠性。这份深入的理解，是区别一个嵌入式新手与老手的关键，也是开发出稳定、高效DSP应用的基石。