1. 项目概述与核心价值

如果你在嵌入式开发中用过I2C总线，特别是需要高速、连续地读取传感器数据或写入大量配置参数，肯定遇到过CPU被频繁中断“绑架”的窘境。每收发一个字节就产生一次中断，CPU忙着进出中断服务程序，真正的主循环逻辑反而没时间执行，系统效率大打折扣。这正是DMA（直接内存访问）技术大显身手的地方。它就像一个专职的“数据搬运工”，能在不打扰CPU的情况下，自动完成外设（比如I2C）和内存之间的数据搬运。

但要让这个“搬运工”知道什么时候该干活、干完活怎么通知你，就需要一套精密的“触发与通知”机制。在TI的MSPM0系列微控制器上，这套机制的核心就是DMA触发事件配置和中断寄存器管理。简单来说，你需要告诉DMA控制器：“当I2C的发送FIFO快空了（MTXFIFOTRG）或者接收FIFO有数据了（SRXFIFOTRG），你就自动去搬数据；搬完了，再通过MDMA_DONE_TX或SDMA_DONE_RX这样的中断告诉我一声。”

这篇文章，我就结合MSPM0 L系列的数据手册和实际调试经验，为你彻底拆解I2C模块的DMA触发机制与中断寄存器配置。这不是照本宣科地翻译手册，而是把手册里零散的寄存器描述、触发条件、中断标志，串成一个你能直接抄作业、能理解背后逻辑的实战方案。无论你是想优化现有项目的I2C吞吐率，还是在为新项目选型评估，理解这套机制都能让你对MCU的资源调度有更深的掌控力。

2. I2C DMA触发机制深度解析

2.1 DMA触发的基本原理与架构

在深入寄存器之前，我们必须先建立对MSPM0 I2C DMA触发架构的宏观认识。这里的DMA触发，本质上是一种事件驱动的数据传输。I2C模块内部会产生各种事件（Event），例如FIFO达到预设水位、一次传输完成等。这些事件可以作为“触发器”，直接启动DMA通道进行数据传输，完全无需CPU软件干预。

MSPM0的I2C模块为DMA准备了两个专用的触发事件管理寄存器：DMA_TRIG0和DMA_TRIG1。它们分别对应两个DMA通道（Channel）。你可以把每个DMA_TRIG寄存器看作一个“事件路由器”或“触发源选择器”。它的作用是：将I2C内部产生的某个具体事件（比如发送FIFO空、接收FIFO满），映射到对应的DMA通道触发信号上。

根据数据手册中的描述（对应Figure 22-17），每个DMA通道的触发源可以是多种条件之一（Table 22-19列出了这些条件）。对于I2C而言，最常用、最实用的触发源就是FIFO状态事件，主要包括：

• MTXFIFOTRG: 主控制器（Controller）发送FIFO触发。通常配置为当发送FIFO中的数据量小于或等于某个阈值时触发，意味着需要DMA尽快补充数据到FIFO，以防发送中断。
• MRXFIFOTRG: 主控制器接收FIFO触发。通常配置为当接收FIFO中的数据量大于或等于某个阈值时触发，意味着需要DMA尽快将数据从FIFO搬走，以防数据溢出。
• STXFIFOTRG: 从设备（Target）发送FIFO触发。逻辑同MTXFIFOTRG，但作用于从设备发送模式。
• SRXFIFOTRG: 从设备接收FIFO触发。逻辑同MRXFIFOTRG，但作用于从设备接收模式。

关键理解：这里的“触发”是指启动一次DMA传输。例如，将DMA_TRIG1配置为MTXFIFOTRG后，每当I2C控制器的发送FIFO数据量低于阈值，硬件会自动拉高DMA通道1的触发信号，DMA控制器随即启动一次传输，从指定内存地址搬运若干字节数据到I2C的CTXDATA寄存器（即发送FIFO），直到FIFO填满或DMA传输计数结束。

2.2 触发事件配置的实战逻辑

那么，具体如何配置呢？手册提到了需要参考Section 7.2.5（事件寄存器配置）和Section 7.1.3.2（DMA触发事件工作原理）。虽然我们手头没有这些章节，但结合I2C章节的寄存器描述和通用DMA知识，可以还原出完整的配置链条：

1. 选择触发事件：首先，你需要决定哪个I2C事件去触发哪个DMA通道。例如，你希望用DMA自动发送数据，那么就应该将DMA_TRIG1（假设对应DMA通道1）的触发源配置为MTXFIFOTRG（控制器发送FIFO触发）。如果你希望用DMA自动接收数据，则可以将DMA_TRIG0（对应DMA通道0）配置为MRXFIFOTRG。

2. 设置FIFO触发阈值：触发事件何时发生？这由FIFO控制寄存器（CFIFOCTL和TFIFOCTL）中的TXTRIG和RXTRIG字段决定。

   • 对于发送（TX）FIFO，TXTRIG定义了“FIFO中的数据量小于等于N时”产生触发。例如，设置TXTRIG = 2，意味着当发送FIFO中剩余数据小于等于2字节时，MTXFIFOTRG事件激活，触发DMA来补充数据。
   • 对于接收（RX）FIFO，RXTRIG定义了“FIFO中的数据量大于等于N时”产生触发。例如，设置RXTRIG = 6，意味着当接收FIFO中累积数据达到6字节时，MRXFIFOTRG事件激活，触发DMA将数据搬走。

   这个阈值的设置是一门平衡艺术。设得太激进（发送阈值设得高，接收阈值设得低），DMA触发频繁，可能增加总线竞争。设得太保守，则可能因为FIFO腾空或填满而导致I2C通信出现等待，影响实时性。通常，对于8字节深的FIFO，发送阈值设为1或2，接收阈值设为6或7是比较常见的选择，为DMA响应留出一定时间窗口。

3. 配置DMA通道：在DMA控制器模块中，你需要配置对应通道（Channel 1或0）的源地址、目标地址、传输数据宽度（应与I2C数据宽度一致，通常是字节）、传输次数等。最重要的是，将通道的触发源选择为来自I2C模块的对应事件信号。

4. 启用事件到中断的映射（可选）：除了触发DMA，这些FIFO触发事件也可以配置为产生CPU中断。这通常用于在DMA传输的“头尾”进行干预，比如在DMA传输开始前做一些准备工作，或在传输完成后进行后续处理。这需要通过中断相关的寄存器（如IMASK）来配置。

2.3 双通道配置实例与信号流分析

让我们看一个典型的双通道配置例子，这也是手册中提到的场景：

• 场景：I2C控制器同时需要发送和接收大量数据。
• 配置：
  • DMA通道1 (DMA_TRIG1)：触发源配置为MTXFIFOTRG。用于自动填充发送FIFO。
  • DMA通道0 (DMA_TRIG0)：触发源配置为MRXFIFOTRG。用于自动清空接收FIFO。
• 工作流程：
  1. 软件启动I2C传输，写入目标地址和传输长度。
  2. 初始时，发送FIFO为空，MTXFIFOTRG条件立即满足，触发DMA通道1启动。DMA将第一批数据（比如8字节）从内存搬运到I2C的CTXDATA寄存器。
  3. I2C硬件开始发送数据。随着数据被逐个移出，发送FIFO数据量减少，当再次低于TXTRIG阈值时，再次触发DMA通道1补充数据，如此循环，直到所有数据发送完毕。
  4. 与此同时，如果这是一次读操作，I2C从总线上接收数据并存入接收FIFO。当接收FIFO中数据量达到RXTRIG阈值时，MRXFIFOTRG事件激活，触发DMA通道0启动。DMA将数据从I2C的CRXDATA寄存器搬运到内存。
  5. 当整个DMA传输（所有数据块）完成时，DMA控制器会向I2C模块反馈一个“完成”信号。根据配置，这个完成信号可以来自控制器DMA或目标DMA。
• 完成中断：如图22-17所示，当DMA通道1的状态变为完成（done）时，会设置MDMA_DONE_TX和MDMA_DONE_RX中断标志（这里需要根据实际传输方向理解，可能图示是泛指）。同理，DMA通道2完成时，会设置SDMA_DONE_TX和SDMA_DONE_RX中断标志。注意：这里的���Controller Interrupt”和“Target Interrupt”指的是中断信号的分类，MDMA和SDMA可能分别对应主模式和从模式下的DMA完成中断，具体需要查阅芯片数据手册的中断向量表。在中断服务程序（ISR）中，你可以检查这些标志位，得知DMA传输已结束，进而进行后续处理，如校验数据、启动下一轮操作等。

避坑指南：务必区分DMA触发事件（如FIFOTRG）和DMA完成中断（如DMA_DONE）。前者是“开始干活”的哨声，由I2C模块发给DMA；后者是“活干完了”的报告，由DMA控制器或I2C模块在DMA传输完成后产生，通知CPU。配置时容易混淆，导致DMA不启动或无法收到完成通知。

3. 中断寄存器配置详解与操作流程

配置好DMA触发只是打通了自动传输的“任脉”，而要顺畅地管理整个流程，特别是处理传输完成、错误等情况，就必须打通中断系统的“督脉”。MSPM0 I2C的中断系统设计得比较规整，但寄存器数量较多，需要理清层次。

3.1 中断寄存器全景与功能划分

I2C模块的中断寄存器主要分为三组，分别服务于不同的中断输出线：

1. CPU_INT组：偏移地址从0x1020到0x1048。这是最常用的一组，用于产生连接到CPU核的常规中断。所有I2C事件（传输完成、FIFO触发、错误等）的中断都汇聚到这里。
2. DMA_TRIG1组：偏移地址从0x1050到0x1078。这组寄存器专门用于管理映射到DMA_TRIG1事件线的中断。从手册看，它只包含四个FIFO触发事件（CRXFIFOTRG, CTXFIFOTRG, TRXFIFOTRG, TTXFIFOTRG）。这意味着，你可以独立地为DMA触发事件配置中断使能、状态查询和清除，而不影响CPU_INT线上的其他中断。
3. DMA_TRIG0组：偏移地址从0x1080到0x10A8。功能与DMA_TRIG1组完全对称，服务于DMA_TRIG0事件线。

每组中断寄存器都包含以下5个关键寄存器，构成了一个完整的中断管理单元：

• IIDX (Interrupt Index)：中断索引寄存器。读取该寄存器可以直接获取当前最高优先级的、已使能的待处理中断的编号。同时，读取操作会自动清除该中断在RIS和MIS中的标志位。这在采用轮询方式查询中断源时非常高效。
• IMASK (Interrupt Mask)：中断掩码寄存器。每一位对应一个具体的中断源。写1使能（解除屏蔽）该中断，写0禁用（屏蔽）。只有被IMASK使能的中断，其状态才会反映到MIS寄存器，并可能影响IIDX。
• RIS (Raw Interrupt Status)：原始中断状态寄存器。无论IMASK如何设置，只要硬件事件发生，对应的RIS位就会被置1。它反映了所有中断源的“原始”状态，常用于调试或特殊的轮询场景。
• MIS (Masked Interrupt Status)：掩码后中断状态寄存器。该寄存器的值是RIS & IMASK的结果。只有被IMASK使能的中断事件，才会在这里显示为1。CPU通常查询MIS或IIDX来判断是否需要处理中断。
• ISET (Interrupt Set)/ICLR (Interrupt Clear)：中断置位与清除寄存器。向ISET的某位写1，可以软件模拟该中断事件的发生（用于测试）。向ICLR的某位写1，则可以清除对应的RIS标志位（从而也清除了MIS标志）。这是清除中断状态的正确方式。

3.2 关键中断标志位精讲

以最常用的CPU_INT组为例，其IMASK/RIS/MIS寄存器（如0x1028,0x1030,0x1038）的位定义涵盖了I2C所有可能的事件。我们需要重点关注与DMA协作相关的几个：

• CRXDONE / CTXDONE (位0, 1)：控制器接收/发送单字节完成。在非DMA模式下，每收/发一个字节都会产生此中断。在DMA模式下，通常禁用这些中断，以避免频繁中断CPU。
• CRXFIFOTRG / CTXFIFOTRG (位2, 3)：控制器接收/发送FIFO触发事件。这正是我们之前讨论的DMA触发源。在DMA模式下，我们可能不在CPU_INT组使能它们，而是将其路由到DMA_TRIGx组，专门用于触发DMA。当然，你也可以同时使能，让它在触发DMA的同时也通知CPU。
• CDMA_DONE_TX / CDMA_DONE_RX (位11, 12)：控制器DMA发送/接收完成中断。这是DMA传输完成的核心通知标志。当DMA通道完成所有数据传输后，此位会被置1。必须在中断服务程序中读取ICLR寄存器相应位来清除它。
• TRXFIFOTRG / TTXFIFOTRG (位18, 19)：目标（从机）接收/发送FIFO触发事件。当I2C模块工作在目标模式且使用DMA时，其作用类似于控制器的FIFOTRG。
• TDMA_DONE_TX / TDMA_DONE_RX (位25, 26)：目标DMA发送/接收完成中断。

此外，还有一些重要的状态和错误中断：

• CNACK / ADRACK (位7及相关状态)：地址或数据未收到应答（NACK）。一旦发生，通常意味着通信失败，需要软件干预。
• CARBLOST / TARBLOST (位10, 30)：仲裁丢失。在多主机的I2C总线中，如果两个主机同时发起传输，可能会发生仲裁丢失。
• CRXFIFOFULL / CTXEMPTY (位4, 5)：FIFO满/空。如果DMA响应不及时，可能导致这些状态，可作为系统流量监控的辅助标志。

3.3 完整的中断配置与处理流程

假设我们要配置一个使用DMA的I2C控制器发送任务，并希望在发送完成后收到中断。以下是详细的步骤和代码思路：

步骤1：初始化与DMA触发配置

// 1. 配置I2C FIFO触发阈值 (假设使用8字节FIFO) // 当发送FIFO数据 <= 2字节时，触发DMA请求 I2C0->CFIFOCTL.TXTRIG = 2; // 2. 将发送FIFO触发事件映射到DMA_TRIG1事件线 // 此配置通常在系统级事件互联模块中完成，并非I2C寄存器本身。 // 假设有一个事件路由器寄存器，将I2C的CTXFIFOTRG内部信号连接到DMA_TRIG1输出。 // 例如：EVT->ROUTE.I2C0_CTXFIFOTRG = DMA_CH1_TRIG; // 3. 配置DMA通道1 // - 源地址: 你的数据数组地址 (内存) // - 目标地址: &(I2C0->CTXDATA) (I2C发送数据寄存器) // - 传输宽度: 8位 (字节) // - 传输次数: 待发送数据长度 // - 触发源: 选择为 I2C0_CTXFIFOTRG (即上一步路由的事件) // - 传输模式: 选择“单次请求-单次传输”或“单次请求-突发传输”，根据需求定。 DMA_ConfigChannel(1, SRC_ADDR, (uint32_t)&(I2C0->CTXDATA), DMA_SIZE_BYTE, data_len, TRIG_SRC_I2C0_TX, MODE_BURST);

步骤2：中断使能配置

// 1. 在I2C模块中，使能控制器DMA发送完成中断 (CPU_INT组) I2C0->IMASK |= (1 << 11); // 使能 CDMA_DONE_TX 中断位 // 2. (可选) 如果你也希望FIFO触发事件能产生CPU中断（用于监控），可以同时使能： // I2C0->IMASK |= (1 << 3); // 使能 CTXFIFOTRG 中断 // 3. 在NVIC（嵌套向量中断控制器）中，使能I2C模块对应的全局中断线。 NVIC_EnableIRQ(I2C0_IRQn);

步骤3：启动传输

// 1. 确保I2C控制器已正确初始化（模式、速率、使能等）。 // 2. 写入目标设备地址和传输方向到CSA寄存器。 I2C0->CSA.TADDR = slave_addr; I2C0->CSA.DIR = 0; // 0表示发送(写) // 3. 设置本次传输的总字节数到CCTR.CBLEN I2C0->CCTR.CBLEN = data_len; // 4. 配置CCTR寄存器，生成START，并在传输结束后生成STOP，然后启动传输。 I2C0->CCTR = (1 << 2) | (1 << 1) | (1 << 0); // STOP=1, START=1, BURSTRUN=1 // 5. DMA会在CTXFIFOTRG事件触发下自动开始搬运数据。 // 此时CPU可以去做其他任务。

步骤4：中断服务程序（ISR）处理

void I2C0_IRQHandler(void) { // 1. 读取MIS或IIDX寄存器，判断中断来源 uint32_t mis = I2C0->MIS; // 2. 处理DMA发送完成中断 if (mis & (1 << 11)) { // CDMA_DONE_TX // DMA传输已完成所有数据 // 可以进行后续操作，例如检查CCTR.BUSY是否已变为0，或准备下一次传输 // ... // 3. 清除中断标志位 (向ICLR对应位写1) I2C0->ICLR = (1 << 11); } // 4. 处理其他中断（如果有使能） if (mis & (1 << 7)) { // CNACK // 处理NACK错误 handle_nack_error(); I2C0->ICLR = (1 << 7); } // ... 处理其他中断 }

3.4 EVT_MODE寄存器：中断/事件模式选择

还有一个至关重要的寄存器EVT_MODE(0x10E0)。它决定了三条中断/事件输出线（CPU_INT, DMA_TRIG1, DMA_TRIG0）的工作模式：

• 位[1:0] INT0_CFG: 对应CPU_INT线。
• 位[3:2] INT1_CFG: 对应DMA_TRIG1线。
• 位[5:4] EVT2_CFG: 对应DMA_TRIG0线。

每2位字段可配置为：

• 00: 禁用。该事件线不工作。
• 01:软件模式。中断标志（RIS）必须由软件写入ICLR寄存器来清除。这是CPU中断的典型模式。
• 10:硬件模式。中断标志由硬件（通常是另一个模块，如DMA控制器）自动清除。这正是DMA触发事件线的典型配置。当DMA_TRIGx线配置为硬件模式，并且其触发事件（如FIFOTRG）发生时，不仅会触发DMA，而且在DMA控制器确认触发后，硬件会自动清除对应的RIS标志，无需软件干预。这保证了DMA触发事件的及时响应和自动管理。

因此，在配置DMA触发时，通常需要：

// 将DMA_TRIG1和DMA_TRIG0事件线设置为硬件自动清除模式 I2C0->EVT_MODE = (0x2 << 2) | (0x2 << 0); // INT1_CFG=2, INT0_CFG=2? 注意：需要根据手册确认位域。 // 更可能的配置是：CPU_INT线用软件模式，DMA触发线用硬件模式。 // 假设复位后INT0_CFG=1（软件模式），我们只需设置DMA相关线为硬件模式。 I2C0->EVT_MODE = (0x2 << 4) | (0x2 << 2); // EVT2_CFG=2 (DMA_TRIG0), INT1_CFG=2 (DMA_TRIG1)

4. 调试模式与寄存器访问要点

4.1 仿真模式下的行为控制

在进行调试时，我们经常需要暂停CPU（进入Halt模式）来检查寄存器状态。但外设（如I2C）可能正在进行的通信会被打断，导致数据丢失或总线挂死。MSPM0通过PDBGCTL (Peripheral Debug Control)寄存器 (0x1018) 提供了控制选项。

• FREE (位0): 自由运行控制。

  • 0: 当内核暂停（Core Halted）时，外设也冻结。
  • 1: 忽略内核暂停状态，外设继续运行。在调试实时通信时，建议设置为1，否则单步调试会导致I2C时序错乱。

• SOFT (位1): 软暂停边界控制（仅在FREE=0时有效）。

  • 0: 外设立即停止，即使可能导致状态损坏。
  • 1: 外设在到达一个“安全边界”（如完成当前字节传输）后才停止，避免数据损坏。

建议：在开发初期，可以将FREE设为1，确保调试时I2C总线不被意外冻结。在排查特定问题时，可以设置为SOFT模式，以便在可控的点暂停观察。

4.2 关键寄存器访问顺序与陷阱

访问I2C寄存器，尤其是控制寄存器时，顺序和状态依赖非常重要：

1. 使能顺序：必须先通过PWREN寄存器使能模块电源，再通过CCR.ACTIVE或TCTR.ACTIVE使能控制器或目标功能。顺序颠倒可能导致访问无效。
2. FIFO状态寄存器：CFIFOSR和TFIFOSR的注释明确提到：“Note: this Register should only be read when BUSY is 0”。这意味着在I2C忙碌（CSR.BUSY=1或TSR显示忙碌）时读取FIFO状态计数器可能得到不准确的值。在DMA传输过程中，如果需要查询FIFO深度，最好通过DMA本身的传输计数器来推算，而非直接读此寄存器。
3. 中断清除：清除中断标志的正确方法是向ICLR寄存器的对应位写1，而不是向RIS或MIS写0。向ISET写1则是软件模拟中断，用于测试。
4. 密钥保护：一些关键寄存器如PWREN、RSTCTL有写保护密钥（KEY字段）。写入这些寄存器前，必须先向KEY字段写入特定的魔术数字（如PWREN的KEY是0x26，RSTCTL的KEY是0xB1），否则写入操作会被忽略。这是一个重要的安全特性，防止代码跑飞意外修改关键设置。

5. 常见问题与实战调试技巧

5.1 DMA不触发或触发异常

• 症状：配置了DMA和I2C FIFO触发，但DMA传输无法启动。
• 排查思路：
  1. 确认事件路由：首先检查系统级别的事件互联（Event Router）配置，确保I2C的CTXFIFOTRG等内部事件信号确实连接到了你期望的DMA_TRIGx输入。这一步常常在芯片的SysConfig工具或初始化代码中完成，容易被忽略。
  2. 检查EVT_MODE：确认对应的DMA_TRIGx线（如INT1_CFG for DMA_TRIG1）是否已使能并设置为正确的模式（硬件模式通常为2）。
  3. 验证FIFO触发阈值：检查CFIFOCTL.TXTRIG/RXTRIG的值是否合理。例如，如果TXTRIG设为7（触发条件为FIFO数据≤7），而FIFO深度为8，那么几乎总是满足触发条件，可能导致DMA持续触发。通常设为1或2。
  4. 检查DMA通道配置：确认DMA通道的触发源选择正确，并且通道已使能（EN=1）。同时，检查DMA的传输尺寸（Item Size）是否与I2C数据宽度（8位）匹配。
  5. 使用中断辅助调试：暂时在CPU_INT组使能CTXFIFOTRG中断，并在其中断服务函数里设置一个标志或翻转一个GPIO。如果这个中断能正常产生，说明I2C内部事件产生了，问题可能出在事件路由或DMA配置。如果中断不产生，则问题在I2C本身的FIFO配置或传输未启动。

5.2 DMA传输完成中断不产生

• 症状：数据似乎传输完成了，但预期的CDMA_DONE_TX/RX中断标志没置位。
• 排查思路：
  1. 检查IMASK：首先确认CDMA_DONE_TX/RX的中断是否已在IMASK寄存器中使能。
  2. 检查传输长度与DMA配置：确认I2C控制器设置的传输长度（CCTR.CBLEN）与DMA配置的传输次数（Transfer Size）是否一致。如果DMA传输次数小于I2C预期长度，I2C会等待更多数据，DMA完成中断可能不会触发（因为DMA认为完成了，但I2C没完成）。反之，如果DMA次数更多，则DMA会尝试读取多余数据，可能出错。
  3. 检查CCTR配置：确保CCTR.STOP位在最后一次传输中被置位。对于简单的单次读写，通常在启动传输（BURSTRUN=1）时，同时设置START=1和STOP=1。如果STOP未置位，I2C可能会等待后续数据，不认为传输结束，从而不产生完成状态。
  4. 查询原始状态：直接读取RIS寄存器，查看CDMA_DONE_TX/RX的原始标志是否置位。如果RIS置位而MIS未置位，问题在IMASK；如果RIS都没置位，则说明硬件未产生该事件。
  5. 检查总线状态：通过CSR寄存器检查是否有错误发生，如ADRACK（地址无应答）或ARBLOST（仲裁丢失）。这些错误会导致传输中止，可能不会正常到达DMA完成状态。

5.3 FIFO溢出或下溢

• 症状：通信中出现数据丢失或乱码，可能伴随CRXFIFOFULL或CTXEMPTY中断/标志。
• 排查思路：
  1. 优化触发阈值：这是最常见的原因。如果DMA响应速度跟不上I2C总线速度，就会发生FIFO溢出（接收时）或下溢（发送时）。尝试调整FIFO触发阈值，为DMA响应留出更多时间。例如，将接收触发RXTRIG从7改为5（更早触发DMA），或将发送触发TXTRIG从1改为2（更晚触发，但需确保FIFO不会空）。
  2. 提高DMA优先级或总线时钟：检查DMA通道的优先级是否被设置得太低，被更高优先级的DMA或CPU���问阻塞。也可以尝试提高系统或DMA总线时钟频率。
  3. 使用更大数据块：如果每次传输的数据量很小（比如几个字节），DMA的启动开销可能得不偿失。考虑累积更多数据再进行一次DMA传输，或者直接使用中断模式。
  4. 监控FIFO状态：在调试阶段，可以定期（在安全时机）读取CFIFOSR.RXFIFOCNT/TXFIFOCNT来观察FIFO的实际填充情况，辅助判断阈值设置是否合理。

5.4 调试技巧：利用寄存器进行状态诊断

当通信出现问题时，不要盲目修改代码，系统地检查以下寄存器能快速定位问题：

1. CBMON (0x1234)：直接读取SCL和SDA引脚的电平状态。这是判断总线物理层是否正常（上拉是否有效、是否被意外拉低）的最直接方法。
2. CSR (0x1218)：
   • BUSY：控制器是否正在通信。
   • IDLE：控制器是否空闲。
   • BUSBSY：总线是否被占用（其他主机在通信）。
   • ERR,ADRACK,DATACK：最近的错误信息。
   • ARBLOST：是否丢失仲裁。
3. STAT (0x814)：RESETSTKY位可以指示模块自上次清除后是否发生过复位，有助于判断程序是否意外复位了外设。
4. 通过IIDX快速定位中断源：在中断服务函数中，不要仅仅依赖预先使能的几个中断位来判断。可以先读取IIDX.STAT的值，它直接告诉你当前最高优先级的待处理中断编号。对照手册中的中断向量表（Table 22-30），可以立即知道是哪个事件触发了中断，这对于诊断意外中断非常高效。

配置I2C DMA就像给通信流程安装了自动导航和物流系统。一旦调通，CPU就从繁重的字节搬运中解放出来，整个系统的实时性和能效比都会有质的提升。MSPM0的这套触发和中断机制设计得相当灵活，虽然初期配置寄存器看起来有些繁琐，但理解其“事件-触发-完成通知”的脉络后，就能在各种复杂场景下游刃有余。最关键的是多动手测试，用逻辑分析仪抓取SCL/SDA波形，结合寄存器状态，你就能清晰地看到DMA如何与I2C硬件协同，数据如何如流水般自动传输。