1. 项目概述与核心挑战

在嵌入式系统，尤其是汽车电子和工业人机界面（HMI）这类对可靠性和实时性要求极高的领域，处理器与外部设备的通信接口是系统设计的基石。其中，显示并行接口（DPI）负责将处理后的图像数据稳定地“推送”到显示屏，而通用内存控制器（GPMC）则像系统的“外设管家”，负责高效、准确地与NOR Flash、NAND Flash、SRAM乃至FPGA等外部存储或逻辑器件进行数据交换。这两者的时序配置，直接决定了系统能否稳定运行，图像是否会撕裂、闪烁，以及外部存储的读写速度能否达到预期。

德州仪器（TI）的DRA79x系列处理器，作为面向高级驾驶辅助系统（ADAS）和车载信息娱乐系统（IVI）的高性能SoC，其显示子系统（DSS）和GPMC接口的功能非常强大，但随之而来的配置复杂性也显著增加。数据手册中那些密密麻麻的时序参数表、IOSET分组以及各种Manual/Virtual模式，常常让初次接触的工程师感到无从下手。核心的挑战在于：如何将这些静态的时序参数，转化为动态的、可操作的寄存器配置，并理解其背后的物理意义和设计考量。

我经历过不止一个项目，因为初期对DPI的像素时钟（vouti_clk）与数据/控制信号（vouti_d,vouti_hsync等）之间的建立/保持时间（Setup/Hold Time）匹配不当，导致屏幕上出现随机噪点或水平条纹。也遇到过因为GPMC的gpmc_clk与地址/数据线的时序关系（如td(clkH-Data)）配置错误，导致系统从外部NOR Flash启动失败，或是运行时频繁发生数据校验错误。这些问题往往在硬件焊接完成后才暴露出来，调试成本极高。

因此，深入理解DRA79x的DPI与GPMC时序模型，并掌握其配置方法，不仅仅是阅读数据手册，更是一种将理论参数转化为稳定硬件的工程实践能力。本文将基于DRA79x的数据手册，拆解这两个关键接口的时序逻辑，并分享从寄存器配置到硬件调试的全流程实战经验。

2. DPI显示接口时序深度解析

DRA79x的显示子系统（DSS）提供了两个独立的显示并行接口（DPI）通道，分别称为VOUT2和VOUT3。这是一个标准的、类似RGB接口的并行视频输出，包含24位数据总线、行场同步、数据使能和像素时钟。

2.1 DPI接口信号组成与作用

一个完整的DPI接口包含以下关键信号，理解每个信号的作用是配置时序的基础：

• vouti_d[23:0]：24位像素数据总线。通常以RGB888格式传输，即[23:16]为红色，[15:8]为绿色，[7:0]为蓝色。这是数据流的主体。
• vouti_clk：像素时钟。所有数据和控制信号的参考基准，每个时钟周期传输一个像素数据。其频率决定了显示带宽和分辨率。
• vouti_hsync：水平同步信号。指示一扫描行（Line）的开始。其有效极性（高有效或低有效）可编程。
• vouti_vsync：垂直同步信号。指示一帧（Frame）图像的开始。其有效极性同样可编程。
• vouti_de：数据使能信号。这是一个非常关键的信号，它标识出有效图像数据区域。在DE=1期间，数据总线上的像素数据才是有效的；在行消隐（H-Blank）和场消隐（V-Blank）期间，DE=0。许多显示屏仅依靠DE信号即可工作，无需HSYNC和VSYNC。
• vouti_fld：场标识信号。用于隔行扫描模式，在逐行扫描系统中通常可以忽略。

这些信号在物理PCB上的传输并非理想，会存在延迟和畸变。时序配置的核心目的，就是通过调整处理器内部IO Pad的驱动特性，来补偿这些非理想因素，确保信号在到达显示屏接收端时，能满足其建立时间和保持时间的要求。

2.2 关键时序参数解读

数据手册中的表5-39至表5-42定义了DPI的切换特性（Switching Characteristics），即处理器作为驱动端（Driver）的输出时序。我们需要重点关注以下几个参数：

1. tc(clk)(D1)：像素时钟周期。这是最基础的参数，决定了接口的最高像素速率。例如，对于DPI2/3，默认模式下的最小周期为11.76 ns，对应最大像素时钟频率约为85 MHz（1 / 11.76e-9）。而备用（Alternate）和手动（MANUAL4/5）模式下，最小周期为6.06 ns，对应最大频率约为165 MHz。选择哪种模式，直接决定了你能驱动的最高显示分辨率。

2. td(clk-ctlV)(D5)：时钟到控制信号的延迟时间。这是指从像素时钟的边沿（上升沿或下降沿，可配置）到vsync,hsync,de,fld等控制信号变为有效所需的时间。这个参数有最小值（MIN）和最大值（MAX），形成了一个时间窗口。例如，在默认模式下，这个窗口是-2.5 ns到+2.5 ns。“负值”意味着控制信号的变化可以略微领先于时钟边沿，只要在接收端看来，满足其建立时间要求即可。

3. td(clk-dV)(D6)：时钟到数据信号的延迟时间。指从像素时钟边沿到24位数据总线d[23:0]变为有效所需的时间。同样有最小值和最大值。

关键理解：D5和D6的“MIN”和“MAX”值，并非指延迟可以在这个范围内随意变化，而是指在规定的测试条件下，芯片保证的输出延迟范围。我们的配置目标，是让实际PCB走线后的信号，在显示屏的输入引脚处，其数据/控制信号相对于时钟边沿的延迟，仍然落在这个规定的窗口内，并且满足显示屏输入端的建立/保持时间要求。

图5-22的时序图清晰地展示了这些关系。数据（vouti_d）和控制信号（vouti_vsync等）在时钟边沿（可配置为上升沿或下降沿参考）附近的一个时间窗口内保持稳定。D5和D6定义了这个窗口相对于时钟边沿的位置。

2.3 时序模式（Default, Alternate, Manual）的选择策略

DRA79x提供了多种时序模式，这是其灵活性的体现，也是配置的难点。

• Default (默认) 模式：这是最宽松的模式，时序窗口以时钟边沿为中心对称（如±2.5 ns）。它通常对应较低的像素时钟频率（如85 MHz以下）。在此模式下，只要使用同一个IOSET内的信号，并按照要求将Pad的压摆率（Slew Rate）设置为SLOW，时序就能满足。
• Alternate (备用) 模式：当时钟频率提高，或者PCB布局布线引入的延迟不均衡时，可能需要更精确的时序控制。备用模式提供了不同的延迟范围（例如，D5和D6变为1.51 ns到4.55 ns），这个窗口不再是零对称，而是整体向后偏移了。这种模式通常用于补偿由于时钟树或布线导致的时钟与数据之间的固有偏移（Skew）。
• Manual (手动) 模式 (MANUAL4, MANUAL5等)：这是最精细的调整模式。当Default和Alternate模式都无法满足苛刻的时序裕量（Timing Margin）要求时，就需要使用手动模式。在此模式下，必须为IOSET中的每一个信号引脚单独配置输入/输出延迟（通过A_DELAY和G_DELAY参数）。表5-45和表5-46提供了VOUT2和VOUT3在各个Manual模式下，每个引脚所需的精确延迟值（单位是皮秒，ps）。

如何选择模式？我的经验是：

1. 首选Default模式：如果像素时钟频率不高（例如，1080p@60Hz RGB888格式，像素时钟约148.5 MHz，可能已超出Default模式范围），且PCB布局严格遵循等长和阻抗控制，优先尝试Default模式。它配置最简单。
2. 评估备用模式：如果Default模式下屏幕有噪点或不稳定，或者设计之初就知道时钟频率较高，直接评估Alternate模式的时序窗口是否满足显示屏的输入要求。
3. 预留手动模式：对于超高分辨率（如4K）、长距离传输或信号完整性挑战大的设计，应该在原理图和PCB设计阶段，就按照Manual模式的要求来规划，因为它需要为每个信号配置独立的延迟值。

2.4 IOSET与Pad配置：硬件设计的基础

数据手册中反复强调的一个关键约束是：“本节提供的I/O时序仅在单个IOSET内的信号被使用时才有效”。什么是IOSET？你可以把它理解为一组预先定义好的、在硅片内部物理布局和时序特性上做了优化匹配的引脚集合。

以VOUT2为例，表5-43 “VOUT2 IOSETs” 列出了IOSET1的所有引脚映射。例如，vout2_d23信号必须分配到C8球，并且MUXMODE必须设置为4。绝对不能将vout2_d23分配到其他非IOSET1定义的球上，即使那个球在电气上也是普通的GPIO。否则，数据手册中给出的所有时序参数都将失效，接口很可能无法稳定工作。

另一个极易忽略但至关重要的配置是压摆率控制。数据手册在每个时序表的注释中明确要求：“所有配置为vouti_*信号的焊盘/球必须通过将相应的CTRL_CORE_PAD_*[SLEWCONTROL]寄存器字段设置为SLOW (0b1)来编程为使用慢压摆率。”

• 为什么？慢压摆率意味着信号从低到高或从高到低的跳变速度更慢。这虽然会略微增加信号的上升/下降时间，但能显著减少高频噪声、过冲和下冲，改善信号完整性，尤其是在驱动长走线或容性负载较大的显示屏连接器时。在调试DPI图像出现毛刺或振铃时，第一个要检查的就是压摆率配置。

3. GPMC接口时序配置实战

GPMC是一个高度可配置的内存控制器，支持异步和同步访问模式，连接NOR Flash时常用同步模式以获得更高带宽，连接NAND Flash或慢速外设则常用异步模式。

3.1 同步模式时序模型分析

同步模式下，GPMC提供一个输出时钟gpmc_clk，所有操作都以此时钟为参考。表5-47/48（默认）和表5-49/50（备用）定义了该模式下的时序。

关键读时序参数（以默认模式为例）：

• tsu(dV-clkH)(F12)：建立时间。读操作时，外部设备提供的数据gpmc_ad[15:0]必须在gpmc_clk上升沿之前至少3 ns就保持稳定。这是给GPMC输入接收器的采样准备时间。
• th(clkH-dV)(F13)：保持时间。读操作时，数据在gpmc_clk上升沿之后还需要至少保持1.1 ns有效。这是保证采样正确的维持时间。
• td(clkH-Data)(F15)：输出延迟时间。写操作时，从gpmc_clk上升沿到GPMC输出的数据gpmc_ad[15:0]在总线上发生跳变的时间。这个参数有最小和最大范围（如J-2.1 ns到J+4.6 ns），其中的J是GPMC_FCLK的内部功能时钟周期。

关键写时序参数：

• td(clkH-nWE)(F14)：时钟上升沿到写使能gpmc_wen有效的延迟。这决定了写选通信号何时发出。
• td(clkH-Data)(F15)：同样适用于写操作，决定了数据何时被驱动到总线上。

同步模式配置的核心在于一系列时序寄存器的计算，这些参数在表注中通过字母（A, B, C... J, K）关联到寄存器值：

• GpmcFCLKDivider：在GPMC_CONFIG1_i寄存器中配置，决定gpmc_clk与内部功能时钟GPMC_FCLK的分频关系。
• CSOnTime,CSRdOffTime,CSWrOffTime：片选信号的有效时间。
• OEOffTime,WEOnTime,WEOffTime：输出使能和写使能的时间控制。
• AccessTime：最重要的参数之一，定义了从读周期开始到GPMC期望采样输入数据所需的GPMC_FCLK周期数，对应参数F12的建立时间要求。
• CSExtraDelay,ADVExtraDelay,OEExtraDelay,WEExtraDelay：额外的半周期延迟调整，用于微调信号对齐。

图5-23到图5-28的波形图，直观展示了在不同访问类型（单次读、突发读、单次写、突发写）和不同地址/数据总线模式（复用、非复用）下，这些参数如何影响信号波形。设计时，必须根据所选Flash或外设的数据手册，计算出满足其tACC（访问时间）、tOE（输出使能时间）等要求的GPMC寄存器值。

3.2 异步模式时序模型分析

异步模式不提供时钟，依靠固定的时间参数来控制读写周期。表5-51/52定义了异步模式的时序。

关键参数理解：

• tacc(DAT)(FA5)：数据最大访问时间。这是核心参数，单位是GPMC_FCLK周期数。它告诉GPMC控制器：“在发出读命令（nOE有效）后，你需要等待H个内部功能时钟周期，再去数据总线上采样数据。”这里的H = AccessTime × (TimeParaGranularity + 1)。你必须根据外部存储器的tACC（从地址有效到数据有效的时间）和tOE等参数，精确计算出AccessTime的值。
• tw(nCSV)(FA1)：片选有效脉冲宽度。A = (CSRdOffTime - CSOnTime) × (TimeParaGranularity + 1) × GPMC_FCLK周期。必须大于存储器要求的片选最小脉冲宽度。
• td(nCSV-nOEV)(FA13)：片选有效到输出使能有效的延迟。L = ((OEOnTime - CSOnTime) × (TimeParaGranularity + 1) + 0.5 × (OEExtraDelay - CSExtraDelay)) × GPMC_FCLK。这用于满足存储器tCE（片选到输出有效）或tOE的时间要求。

异步模式的配置更像是在用GPMC控制器“模拟”一个符合外部设备时序要求的读写状态机。图5-29到图5-34的波形是配置时最好的参考。

3.3 Virtual与Manual模式在GPMC中的应用

与DPI类似，GPMC接口的某些高要求时序也需要使用Virtual或Manual IO Timing Modes来保证。

• Virtual模式：表5-55列出了GPMC的Virtual Functions Mapping。当使用特定的时序模式（在表5-29 Modes Summary中列出）时，需要将相关引脚（Ball）的DELAYMODE位字段设置为指定的值（如0, 1, 2, 3, 5, 6）。例如，对于gpmc_advn_ale信号（Ball H5），在使用GPMC_VIRTUAL1模式时，需要设置其DELAYMODE = 15。这通常是通过配置对应的Pad Control寄存器（CTRL_CORE_PAD_*）来实现的，目的是在芯片内部对特定信号路径插入固定的、优化的延迟。
• Manual模式：当Virtual模式提供的固定延迟仍不满足要求时，就需要像DPI那样，使用Manual模式进行更精细的、每个引脚独立的延迟调整。数据手册中虽然没有像DPI那样给出GPMC的完整Manual映射表，但其原理相同：通过配置A_DELAY（输出延迟）和G_DELAY（输入延迟）来补偿板级信号偏移。

4. 配置流程与寄存器操作详解

理解了时序参数后，我们需要将其转化为具体的寄存器操作。以下是一个典型的配置流程。

4.1 DPI (VOUT) 配置步骤

假设我们要配置VOUT2在165 MHz像素时钟下工作，需要采用MANUAL4模式。

步骤1：引脚复用（Pin Mux）配置首先，必须确保所有VOUT2信号分配在表5-43定义的IOSET1的引脚上。通过配置CTRL_CORE_PAD_*寄存器的MUXMODE字段。例如，对于C8球（vout2_d23）：

• 查找数据手册的Pad Control Register章节，找到控制C8球的寄存器（假设为CTRL_CORE_PAD_VOUT2_D23）。
• 将其MUXMODE字段设置为4（根据表5-43）。
• 将其SLEWCONTROL字段设置为1（SLOW），这是强制要求。

步骤2：时序模式选择与延迟写入根据表5-45 “Manual Functions Mapping for DSS VOUT2 IOSET1”，找到VOUT2_IOSET1_MANUAL4这一列。这一列下的A_DELAY和G_DELAY值就是我们需要写入寄存器的微调延迟值。

例如，对于vout2_clk信号（对应Ball C7，内部信号名vin2a_fld0）：

• A_DELAY = 0 ps
• G_DELAY = 994 ps对应的配置寄存器是CFG_VIN2A_FLD0_OUT。

我们需要查阅《Device TRM》的Control Module章节，找到CFG_VIN2A_FLD0_OUT寄存器的具体定义。通常，这类寄存器包含A_DELAY和G_DELAY字段。将计算或查表得到的值写入即可。

注意：延迟值通常不是直接写入的ps值，而是需要根据寄存器字段的精度（例如，每步代表xx ps）进行转换。务必参考TRM中的具体描述。

步骤3：DSS模块内部配置在Pad配置完成后，还需要在显示子系统（DSS）内部配置：

• 设置像素时钟源和分频，以产生目标频率的vouti_clk。
• 配置分辨率、同步信号极性、数据格式（RGB顺序）等。
• 使能相应的VOUT通道。

4.2 GPMC同步模式配置示例（连接16位NOR Flash）

假设我们使用GPMC的CS0空间连接一个16位宽、同步突发读写的NOR Flash，目标是在GPMC_FCLK=100 MHz下稳定工作。

步骤1：确定Flash时序要求从Flash数据手册获取关键参数，例如：

• tACC(时钟到数据输出延迟)：例如 6 ns
• tCE(片选到输出有效)： 忽略或与tACC同量级
• tOE(输出使能到数据有效)： 忽略或更小
• tOH(输出保持时间)： 例如 2 ns
• 建立/保持时间要求：相对于时钟边沿。

步骤2：计算GPMC配置寄存器值我们需要将Flash的时序要求，转化为GPMC的寄存器参数。这是一个迭代和权衡的过程。

1. 确定GpmcFCLKDivider：gpmc_clk输出频率 =GPMC_FCLK/ (GpmcFCLKDivider+ 1)。如果想得到50 MHz的gpmc_clk，且GPMC_FCLK=100 MHz，则GpmcFCLKDivider = 1。
2. 计算AccessTime：这是满足FlashtACC的关键。AccessTime的单位是GPMC_FCLK周期数。我们需要保证从GPMC发出读命令（内部动作）到它采样数据的时间，大于等于Flash的tACC加上板级延迟。
   • 一个简化的估算：AccessTime≥ CEILING( (tACC+ PCB_delay) /GPMC_FCLK周期 )。
   • PCB_delay是保守估计的板级信号延迟差异，可能为1-2 ns。
   • 假设tACC = 6 ns,PCB_delay ≈ 1 ns,GPMC_FCLK周期 = 10 ns，则AccessTime≥ CEILING(7 ns / 10 ns) = 1。但为了留足裕量，通常会设置为2或3。
3. 配置其他时间参数：如CSOnTime,CSRdOffTime,RdCycleTime等。RdCycleTime（读周期时间）必须大于AccessTime。这些参数共同决定了tw(nCSV)（片选低电平宽度）等波形特征。
4. 配置CSExtraDelay等额外延迟：如果计算后发现标准时序无法满足Flash的建立/保持时间（对应GPMC的F12和F13），可以尝试启用CSExtraDelay等参数，引入半个GPMC_FCLK周期的精细调整。

步骤3：写入GPMC配置寄存器将计算好的GPMC_CONFIG1_CS0、GPMC_CONFIG2_CS0、GPMC_CONFIG3_CS0、GPMC_CONFIG4_CS0、GPMC_CONFIG5_CS0、GPMC_CONFIG6_CS0、GPMC_CONFIG7_CS0等寄存器写入。这些寄存器分别定义了GpmcFCLKDivider、AccessTime、CSOnTime、CSRdOffTime、RdCycleTime等所有时序参数。

步骤4：Virtual/Manual模式配置（如需要）如果时序分析表明，在默认模式下F12/F13（建立/保持时间）的裕量不足，就需要查阅表5-29，看是否要求使用Virtual或Manual模式。如果需要，则像配置DPI那样，去设置对应GPMC信号引脚（如gpmc_ad[15:0],gpmc_clk等）的Pad Control寄存器中的DELAYMODE或A_DELAY/G_DELAY值。

5. 信号完整性考量与调试经验

再完美的寄存器配置，如果硬件设计有缺陷，也无法保证稳定运行。以下是我在多个项目中总结的与DPI/GPMC相关的信号完整性（SI）经验和调试技巧。

5.1 PCB设计要点

1. 阻抗控制与端接：

   • DPI的24位数据线和时钟线应作为并行总线进行阻抗控制，通常单端阻抗设计为50Ω。CLK、HSYNC、VSYNC、DE建议与同组数据线保持阻抗一致。
   • 如果走线较长（例如超过几英寸），特别是时钟线，应在驱动端（处理器端）或接收端（显示屏端）考虑串联端接电阻（例如22Ω或33Ω），以抑制反射。电阻应靠近驱动端放置。
   • GPMC总线频率可能更高（同步模式下可达上百MHz），所有信号线（地址、数据、控制、时钟）必须做严格的阻抗控制（通常50Ω单端），并最好在处理器端添加串联端接。

2. 等长布线：

   • DPI：CLK与同组DATA、CTRL信号之间的长度差异应尽可能小，建议控制在几百mil（如500mil）以内，以减少偏斜（Skew）。数据组内24根线之间的相对等长要求可以稍松，但同样建议控制在一定范围内。
   • GPMC：在同步模式下，gpmc_clk与所有相关的输入信号（读数据gpmc_ad、gpmc_wait）之间的布线长度必须严格匹配。gpmc_clk与所有输出信号（地址gpmc_a、写数据gpmc_ad、控制信号）之间的长度也应匹配。等长误差通常要求控制在几十mil级别，具体取决于时钟频率。

3. 参考平面与跨分割：DPI和GPMC的所有高速信号线下方必须有完整、连续的参考平面（地或电源），绝对避免跨分割。跨分割会导致阻抗突变和严重的电磁干扰（EMI）。

4. 电源去耦：为处理器的IO电源（例如VDDSHVx）和显示屏/GPMC外设的接口电源提供充足、高频的去耦电容（如0.1uF和0.01uF组合），并尽量靠近电源引脚放置。

5.2 常见问题与调试手段

问题1：DPI显示图像有随机噪点、闪烁或水平条纹。

• 检查1：时序模式与频率。确认像素时钟频率是否在当前所选时序模式（Default/Alternate/Manual）的支持范围内。过高的频率在Default模式下可能无法满足时序。
• 检查2：压摆率（Slew Rate）。这是最容易被忽略的一点。务必确认所有DPI信号对应的Pad Control寄存器中，SLEWCONTROL位已设置为SLOW (0b1)。快速压摆率在长线传输时极易引起振铃和过冲，表现为噪点。
• 检查3：IOSET。确认所有DPI信号是否严格分配在数据手册规定的同一个IOSET的引脚上。错误的引脚分配是致命错误。
• 检查4：物理连接。使用示波器测量vouti_clk的波形质量。检查是否有过冲、振铃或明显的边沿退化。同时测量一条数据线（如vouti_d0）和时钟的相对时序，看数据在时钟边沿是否稳定。如果抖动（Jitter）过大，可能需要检查电源噪声或时钟源质量。
• 检查5：Manual延迟配置。如果以上都正确，尝试切换到Manual模式，并微调数据线或时钟线的A_DELAY值（根据表5-45），以补偿板级固定的偏斜。

问题2：GPMC读写外部存储器不稳定，数据错误。

• 检查1：时序寄存器计算。重新核算AccessTime、RdCycleTime等关键寄存器值。确保计算时包含了GpmcFCLKDivider和TimeParaGranularity的影响。一个常见的错误是忽略了TimeParaGranularity（通常为0），导致时间计算错误。
• 检查2：Virtual/Manual模式。如果使用了高速时钟，检查表5-29，确认当前配置的时序是否要求使用Virtual或Manual模式。如果没有配置，则必须配置。
• 检查3：信号完整性测量。这是最直接的调试方法。
  • 使用示波器，在外部存储器芯片的引脚上（而不是处理器引脚）测量gpmc_clk和一条数据线（如gpmc_ad0）的时序关系。
  • 对于读操作：确保存储器输出的数据在GPMC的gpmc_clk采样边沿（通常是上升沿）之前和之后，满足数据手册中F12（tsu(dV-clkH)）和F13（th(clkH-dV)）的要求。如果不满足，需要增加AccessTime或调整CSExtraDelay/OEExtraDelay。
  • 对于写操作：确保GPMC输出的数据和写使能gpmc_wen信号，在存储器芯片的输入端满足其建立/保持时间要求。这可能需要调整WEExtraDelay或GpmcFCLKDivider。
• 检查4：电源与地。测量GPMC IO电源的纹波。过大的电源噪声会直接导致时序错乱。确保电源去耦充分，地回路完整。

问题3：系统无法从GPMC连接的NOR Flash启动。

• 除了上述不稳定性的检查项外，还需特别注意启动初期的配置。Boot ROM在初始化GPMC时，可能使用一组非常保守的、低速的默认时序。如果Flash本身速度较慢，这可能没问题。但如果Flash速度较快，或者PCB走线较长，这组默认时序可能无法可靠读取Flash的初始引导代码。
• 解决方案是：在Boot ROM跳转到用户应用后，尽早在用户代码（如SPL或U-Boot早期初始化阶段）中，根据实际硬件重新配置GPMC时序寄存器，使其达到最优性能。不能依赖Boot ROM的默认设置。

5.3 配置检查清单

在硬件调试前，建议对照此清单检查软件配置：

• [ ]DPI检查项：

  • [ ] 所有vouti_*信号引脚MUX模式配置正确（根据IOSET表）。
  • [ ] 所有vouti_*信号引脚的SLEWCONTROL已设为SLOW。
  • [ ] 像素时钟频率在所选时序模式（Default/Alternate/Manual）的支持范围内。
  • [ ] 如果使用Manual模式，已根据表5-45/46将正确的A_DELAY/G_DELAY值写入对应Pad Control寄存器。
  • [ ] DSS模块内部已正确配置分辨率、时钟源和极性。

• [ ]GPMC检查项：

  • [ ]GpmcFCLKDivider、AccessTime、CSOnTime等关键时序寄存器值已根据Flash数据手册和PCB延迟计算并设置。
  • [ ] 确认当前配置的时序是否在表5-29中要求使用Virtual/Manual模式，若是，则已完成相应Pad的DELAYMODE或延迟值配置。
  • [ ] 对于读操作，计算出的AccessTime等参数能满足Flash的tACC和tOE。
  • [ ] 对于同步模式，已考虑CSExtraDelay等额外延迟参数的调整空间。

配置DRA79x的DPI和GPMC接口时序，是一个结合了数据手册解读、寄存器计算、信号完整性理论和实践调试的综合过程。它没有一成不变的“最佳配置”，必须针对具体的硬件板卡、具体的显示屏或存储器型号进行量身定制。从理解每个时序参数的含义开始，严谨地计算寄存器值，再到PCB设计阶段就预先考虑等长和端接，最后在示波器上进行验证和微调——这条路径是通往稳定可靠的嵌入式显示与存储系统的必经之路。当屏幕上显示出清晰稳定的图像，或者系统从外部Flash快速可靠地启动时，你会觉得这些繁琐的配置工作都是值得的。