1. 项目概述与核心价值

在工业测量和精密仪器领域，信号链的“耳朵”——模数转换器（ADC）的性能，直接决定了整个系统能“听”得多清楚、多准确。尤其是面对电力监控、传感器信号调理这类场景，信号动态范围极大，既有微弱的电流信号，又可能叠加着强大的工频干扰，对ADC的噪声水平和有效分辨率提出了近乎苛刻的要求。传统的逐次逼近型（SAR）ADC在高精度、低噪声应用上往往力不从心，而ΔΣ（Delta-Sigma）架构的ADC则凭借其过采样和噪声整形两大“法宝”，成为了这类应用的首选。

我手头这个项目，核心就是围绕德州仪器（TI）的ADS131A02和ADS131A04这两款多通道、同步采样、24位ΔΣ ADC展开的。官方手册里密密麻麻的噪声性能表格（Table 1到Table 4）是设计的起点，但表格只是结果，背后的“为什么”和“怎么用”才是工程师真正关心的。简单来说，我们的目标不是复述数据手册，而是深入解读这些噪声、动态范围（Dynamic Range, DR）和有效分辨率（Effective Resolution, ENOB）数据背后的物理意义，并基于此，给出一个系统性的、可实操的优化指南，帮助你在自己的板子上，把这两颗芯片的潜力榨干。

这两颗芯片的技术价值在于，它们在一个封装内集成了高精度的ΔΣ调制器、灵活可配的数字滤波器、低漂移的内部基准以及丰富的诊断功能（如看门狗、输入超范围检测）。这使得设计者能够以相对较低的系统复杂度和功耗，构建出具备宽动态范围（最高可达124.55 dB）和高有效分辨率（最高超过22位）的数据采集系统。无论是监测三相电网的电压电流，还是采集多路高精度传感器的输出，它们都能提供同步、高保真的数据，这对于需要精确计算功率、谐波或进行故障分析的场景至关重要。

接下来的内容，我会带你从原理到实践，拆解如何测量和优化ADS131A0x的噪声与动态范围。无论你是正在评估选型，还是已经画好了板子正在调试，相信都能找到对你有用的干货。

2. ΔΣ ADC噪声与动态范围的核心原理拆解

要优化，先得懂原理。ΔΣ ADC的高精度秘诀，可以概括为“以速度换精度”和“噪声搬家”两大策略。

2.1 过采样：量化噪声的“稀释”效应

任何ADC在进行量化时，都会引入固有的量化误差，其功率在直流到奈奎斯特频率（f_s/2）的带宽内均匀分布，这就是量化噪声。对于一个理想的N位ADC，其量化噪声的均方根（RMS）值约为 (Q/√12)，其中Q是最低有效位（LSB）对应的电压。

ΔΣ ADC的第一个法宝是过采样。它以一个远高于目标信号带宽的频率f_MOD（调制器频率）对输入信号进行采样。假设我们最终需要的数据输出速率是f_DATA，那么过采样率（OSR）就定义为 OSR = f_MOD / f_DATA。

过采样带来的直接好处是，总的量化噪声功率被“摊薄”到了一个更宽的频率范围（0 到 f_MOD/2）内。当我们后续通过数字滤波器，只取出0到f_DATA/2这个窄带内的信号时，大部分位于高频段的量化噪声就被滤除了。理论上，OSR每增加4倍，带内量化噪声功率就降低一半，相当于有效分辨率提升约1位。这就是手册中表格所展示的规律：OSR从32提升到4096（128倍），噪声显著降低，有效分辨率大幅提升。

2.2 噪声整形：把噪声“推”到高频去

如果只有过采样，提升效率还是有限。ΔΣ ADC的第二个核心是噪声整形。其调制器（通常是一阶或高阶）的结构像一个跟踪环路，它将量化误差（噪声）反馈回去。这种反馈机制使得量化噪声的频谱形状发生了改变——低频段的噪声被抑制，而高频段的噪声被增强。

你可以把它想象成一个跷跷板：我们用力（反馈）把低频端的噪声压下去，代价是高频端的噪声被翘得更高。由于我们本来就计划用数字低通滤波器（后级的Sinc3滤波器）把高频噪声切掉，所以这个“代价”我们完全承受得起，而获得的“低频噪声抑制”则是实打实的收益。噪声整形阶数越高，这种“压制”效果越强。

2.3 数字抽取滤波器：最终的“净化”工序

经过调制器噪声整形后的高速、低位数码流（通常是1位），需要被转换回低速、高位的数字码。这个工作由数字抽取滤波器完成。ADS131A0x使用的是三阶Sinc（Sinc^3）滤波器。

Sinc滤波器的频率响应在f_DATA及其整数倍处存在陷波（零点），提供近乎无限的衰减，这非常有利于抑制工频（50/60Hz）及其谐波干扰。其传递函数决定了最终的噪声带宽和建立时间。OSR的设置，本质上就是调整这个Sinc滤波器的抽取率。更高的OSR意味着更窄的噪声带宽和更深的滤波器滚降，因此带内噪声更低，但数据输出速率也更慢，并且滤波器建立时间（3个转换周期）对应的实际时间也更长。

2.4 动态范围与有效分辨率的计算

理解了噪声来源，我们就能看懂手册里的公式：

• 动态范围（DR）：指ADC能够分辨的最大信号与最小信号（通常定义为噪声电平）的比值，用分贝（dB）表示。公式为：DR (dB) = 20 * log10( (V_REF / Gain) / (V_noise_rms * √2) )。这里V_REF / Gain是输入满量程峰值电压，V_noise_rms是输入参考噪声，√2是将RMS噪声转换为峰值噪声的系数（假设噪声近似高斯分布，峰值因数约为3.92，但常用√2做简化估算）。DR直接反映了ADC能处理多大跨度信号的能力。
• 有效分辨率（ENOB）：这是一个更直观的指标，告诉你ADC在考虑实际噪声后，等效于多少位的“理想”ADC。公式为：ENOB (bits) = log2( (V_REF / Gain) / (V_noise_rms * √12) )。这里的√12来源于理想量化噪声的RMS值计算。ENOB总是小于ADC的名义位数（24位），因为实际噪声包含了量化噪声、热噪声、1/f噪声等所有非理想因素。

注意：手册表格中的μVrms噪声值是输入参考噪声。这意味着无论你设置多大的增益（Gain），这个噪声电压值都是折算到ADC输入引脚看的。增益放大信号的同时，也等比例放大了这个输入参考噪声。因此，提高增益可以改善信噪比（SNR）对于固定幅值的小信号，但对于动态范围的计算，增益同时出现在分子（满量程）和噪声比较中，需要仔细权衡。

3. 解读ADS131A0x噪声性能表与关键参数选择

官方手册Table 1-4是设计的罗盘。我们以Table 1（3.3V模拟供电，2.442V基准，增益=1, 2, 4）为例，进行深度解读，并推导出选型策略。

3.1 表格数据深度解析

我们截取几个关键数据行来分析趋势：

观察与结论：

1. OSR与噪声/性能的权衡：这是最明显的趋势。OSR从64提升到4096（64倍），数据速率从64kHz降到1kHz，但输入噪声从约22.6μVrms降至约1.8μVrms，动态范围提升了约22dB，有效分辨率提升了约3.6位。这完美印证了过采样理论：速度换精度。
2. 增益对噪声的影响：在同一个OSR下（例如OSR=4096），增益从1变化到4，输入参考噪声电压值几乎不变（1.82μVrms vs 1.70μVrms）。这说明在ADS131A0x中，前端调制器的噪声是主导因素，且不随增益设置而显著变化。增益放大的是信号和这个固定的输入参考噪声。
3. 增益对动态范围和有效分辨率的影响：虽然噪声电压不变，但动态范围和有效分辨率随着增益增加而下降。这是因为计算公式中的满量程范围（V_REF / Gain）随着增益增加而减小。例如，增益=1时，满量程为2.442V；增益=4时，满量程为0.6105V。在噪声水平相近的情况下，更小的满量程直接导致DR和ENOB降低。这意味着，增益用于匹配小信号输入，使其接近满量程以获得最佳SNR，但并不会改善绝对精度指标（DR/ENOB）。
4. 供电与基准电压的影响：对比Table 1（3.3V, 2.442V REF）和Table 3（±2.5V, 4.0V REF）。在相同OSR和增益下，更高的基准电压（4.0V）带来了更大的满量程输入范围，从而显著提升了动态范围和有效分辨率。例如，OSR=4096，增益=1时，DR从119.49dB提升到124.55dB，ENOB从21.35位提升到22.19位。噪声电压（1.66μVrms）略有降低，这可能得益于更高的模拟电源电压（±2.5V）带来的更优的模拟前端性能。

3.2 关键参数选型决策树

基于以上分析，在实际项目中按以下逻辑进行参数选择：

1. 确定信号带宽与数据速率（f_DATA）：这是首要约束。你的系统需要多快的数据更新率？对于电力计量，通常需要每周波采样128点或256点以进行谐波分析，对应50Hz系统下为6.4kHz或12.8kHz。找到能满足此f_DATA的OSR设置。
2. 选择基准电压（V_REF）：在电源设计允许的前提下，优先选择更高的基准电压（内部4.0V或外部高精度基准）。这能直接扩大动态范围，是提升性能最有效的手段之一。
3. 根据信号幅度设置增益（Gain）：测量或估算输入信号的最大峰值电压。设置增益，使最大信号峰值 ≈ 0.9 * (V_REF / Gain)，留出10%余量防止溢出。对于小信号，尽量使用高增益使其接近满量程，以优化信噪比。
4. 在满足f_DATA的前提下，最大化OSR：在步骤1确定的f_DATA附近，可能有多个OSR选项（如为了得到~8kHz，可选OSR=512或OSR=400）。选择更大的OSR（本例中选512），以获得更低的噪声和更高的分辨率。
5. 核查最终性能：根据选定的V_REF、Gain、OSR，查阅对应的表格，确认噪声（μVrms）、动态范围（dB）和有效分辨率（bits）是否满足系统要求。例如，要求系统本底噪声低于10μVrms，那么在3.3V/2.442VREF下，OSR至少需要达到256（f_DATA=16kHz，噪声~7.07μVrms）。

实操心得：不要盲目追求表格中最高的性能（如OSR=4096）。1kHz的数据速率对于很多动态测量来说太慢了。真正的优化是在系统要求的数据速率、功耗预算和性能指标之间找到最佳平衡点。通常，OSR=256到1024是一个兼顾速率和精度的常用区间。

4. 硬件设计要点与噪声优化实践

芯片性能的发挥，一半在配置，一半在硬件设计。糟糕的PCB布局和电源设计可以轻易毁掉一颗高性能ADC。

4.1 电源与基准电路设计

这是噪声的第一来源。

• 模拟电源（AVDD, AVSS）：必须使用低噪声、高PSRR的LDO进行滤波。即使系统主电源是开关电源，也必须在进入ADC的AVDD引脚前经过LC或π型滤波器，并紧贴芯片引脚放置10μF钽电容或陶瓷电容+0.1μF高频陶瓷电容的组合进行去耦。对于±2.5V双电源供电，要求两者对称且干净。
• 基准电压源：这是ADC精度的心脏。虽然ADS131A0x集成了低漂移内部基准（2.442V/4.0V），但对于顶级性能，强烈建议使用外部高精度、低噪声基准芯片，如TI的REF50xx系列。如图43所示，在REFEXT引脚处，除了手册推荐的1μF电容，我通常会额外并联一个10μF的陶瓷电容和一个100nF的陶瓷电容。10μF提供低频储能和噪声抑制，100nF抑制高频噪声。注意，大电容会延长基准上电稳定时间。
• 负电荷泵（VNCP）：当使用单3.3V供电且需要测量负电压时，需要使能内部电荷泵以产生VNCP（约-1.5V）。此时，必须在VNCP引脚到AVSS之间连接一个1μF的陶瓷去耦电容，并确保该电容的回路尽可能短。电荷泵的开关噪声可能耦合到模拟部分，良好的去耦至关重要。

4.2 模拟输入网络设计

输入网络决定了信号如何“无损”地送达ADC。

• 输入阻抗与驱动：根据公式ZIN = 1 / (2 * f_MOD * C_S)，当f_MOD = 4.096 MHz，采样电容C_S ≈ 3.5 pF时，输入阻抗约130 kΩ。这意味着前端运放或传感器必须有足够的能力驱动这个容性负载，否则会导致建立时间不足，引入失真。对于高精度应用，务必使用低输出阻抗、高带宽的运放作为驱动器，例如OPA2188。
• 差分与伪差分配置：为了获得最佳性能（共模抑制比CMRR和动态范围），应始终优先采用全差分输入方式（见图41）。将信号调理电路设计为差分输出，并使其共模电压设置在模拟电源中点（(AVDD+AVSS)/2）。伪差分方式（一端接固定共模电压）会牺牲一半的动态范围。
• 抗混叠滤波（AAF）：ΔΣ ADC对AAF的要求比奈奎斯特ADC低得多，因为过采样已将信号频带推得很高。但仍需要一个简单的RC低通滤波器（截止频率略高于目标信号带宽，但远低于f_MOD/2），主要用于抑制带外的高频噪声和可能的干扰，防止其混叠到带内。一个几kHz截止频率的RC滤波器通常就足够了。
• ESD与过压保护：如图38所示，输入引脚内部有ESD二极管钳位到AVDD和AVSS（或VNCP）。确保你的输入信号在任何情况下（包括上电、断电瞬间）不超过AVSS-0.3V到AVDD+0.3V（电荷泵禁用时）或AVSS-1.65V到AVDD+0.3V（电荷泵使能时）的范围。否则，可能需要串联小电阻（如100Ω）来限制流入ESD二极管的电流。

4.3 时钟与数字接口设计

时钟的抖动会直接转化为ADC的噪声。

• 时钟源选择：可以选择外部有源晶振（接CLKIN）、无源晶体（接XTAL1/XTAL2）或在同步从模式下使用SCLK作为主时钟。对于要求最佳噪声性能的应用，推荐使用低抖动、高稳定性的外部有源晶振，直接提供16.384 MHz时钟。如果使用晶体，务必按照手册图36(b)连接负载电容（通常15-22pF），并紧贴芯片布局。
• 数字隔离与接地：如果系统需要隔离，利用ADS131A0x的同步从模式将是一个巨大优势。在此模式下，你可以将SCLK作为ADC的主时钟源（ICLK），这样只需SCLK、DIN、DOUT、CS、DRDY这几条数字线穿过隔离屏障（如数字隔离器或光耦），而高频的晶振电路可以放在隔离的模拟侧，避免了高频时钟穿越隔离屏障带来的噪声和EMI问题。
• 去耦与布局：IOVDD（数字IO电源）同样需要良好的去耦（0.1μF陶瓷电容紧贴引脚）。所有电源去耦电容的接地端，应通过独立的、低阻抗的过孔直接连接到芯片下方的接地平面。模拟地（AGND）和数字地（DGND）通常在芯片下方单点连接。保持模拟信号走线远离高速数字线（如SCLK、DOUT），如果必须交叉，应垂直交叉。

5. 软件配置与数据采集流程

正确的寄存器配置是ADC正常工作的前提。以下是基于SPI接口的关键配置步骤和代码思路（以伪代码/描述形式呈现）。

5.1 上电初始化与寄存器配置序列

1. 硬件复位：拉低RESET引脚至少1ms，然后释放。或者，在RESET引脚拉高的情况下，通过SPI发送RESET命令（0x11）。
2. 等待READY状态：持续读取数据帧（CS拉低后读取第一个设备字），直到收到READY状态字（高字节为0xFF），表明器件已完成上电复位。
3. 发送UNLOCK命令：发送命令字0x04，解锁SPI接口，使能寄存器访问。
4. 配置时钟系统（CLK1, CLK2寄存器）：
   • 设置CLK_DIV[2:0]和ICLK_DIV[2:0]，以从主时钟（CLKIN或晶体频率）得到所需的调制器频率f_MOD。确保f_MOD在电气特性表规定的范围内（例如高分辨率模式下最高4.25 MHz）。
   • 设置OSR[3:0]，确定最终的数据速率f_DATA = f_MOD / OSR。
   • 选择时钟源（CLKSRC位），如果使用同步从模式且SCLK作为ICLK，则需设置此位。
5. 配置模拟系统（A_SYS_CFG寄存器）：
   • 选择内部/外部基准（INT_REFEN），若使用内部基准，选择2.442V或4.0V（VREF_4V）。
   • 选择高分辨率模式或低功耗模式（HRM位）。高分辨率模式性能更好。
   • 配置输入过/欠范围检测的阈值（COMP_TH[2:0]）。
   • 使能或禁用负电荷泵（相关位，取决于电源方案）。
6. 配置数字系统（D_SYS_CFG寄存器）：
   • 选择固定帧或动态帧模式（FIXED位）。动态帧模式在ADC禁用时帧长度更短，更高效。
   • 使能或禁用看门狗定时器（WDT_EN）。
   • 配置CRC校验使能等。
7. 配置增益（GAINx寄存器）：为每个通道独立设置增益（1, 2, 4, 8, 16）。
8. 使能ADC通道（ADC_ENA寄存器）：将需要使用的通道对应位置1。注意，此时ADC仍未开始转换。

5.2 启动转换与数据读取

1. 发送WAKEUP命令：发送命令字0x08，唤醒ADC，启动调制器和数字滤波器。
2. 等待滤波器建立：前两个转换周期的数据是未建立的（见图51）。可以丢弃前两个DRDY信号有效后读取的数据帧，或者通过检查数据中的状态位来判断数据是否有效（虽然手册未明确提供此标志，但通常前几个数据波动很大）。
3. 循环读取数据：
   • 等待DRDY引脚变低（或查询状态），指示新数据就绪。
   • 拉低CS，启动SPI帧。
   • 连续读取多个设备字（根据帧模式和数据长度设置）。第一个字通常是状态字，接着是通道1到通道4的数据（对于ADS131A04），最后可能是CRC字。
   • 将24位数据（可能位于32/24/16位字中，由M1引脚决定）组合成有符号整数。
   • 根据公式转换为实际电压值：Voltage = (Code / 2^23) * (V_REF / Gain)，其中Code为24位有符号补码。
4. 进入待机模式：如需停止转换降低功耗，先发送STANDBY命令（0x0A），然后将ADC_ENA寄存器中所有通道使能位清零。

// 伪代码示例：读取单个通道电压（假设32位设备字，固定帧模式） float read_ads131a04_channel_voltage(uint8_t ch) { int32_t raw_code; float voltage; const float v_ref = 2.442f; // 根据实际设置修改 const uint8_t gain = 1; // 根据实际设置修改 // 1. 等待DRDY变低 while(drdy_pin_is_high()); // 2. 拉低CS，开始SPI传输 spi_cs_low(); // 3. 读取状态字（32位），可忽略或用于错误检查 spi_transfer_32bit(0x00000000); // 4. 读取4个通道的数据字 uint32_t data_word; for(int i = 0; i < 4; i++) { data_word = spi_transfer_32bit(0x00000000); if (i == (ch - 1)) { // 假设通道索引从1开始 // 从32位字中提取24位数据（假设数据在bit[23:0]） raw_code = (int32_t)((data_word & 0x00FFFFFF) << 8) >> 8; // 符号扩展 } } // 5. 读取CRC字（如果使能），可忽略或用于校验 spi_transfer_32bit(0x00000000); // 6. 拉高CS，结束帧 spi_cs_high(); // 7. 转换为电压 voltage = ((float)raw_code / 8388608.0f) * (v_ref / (float)gain); // 2^23 = 8388608 return voltage; }

6. 实测噪声评估与系统性能验证方法

设计完成并上电后，如何验证实际噪声是否达到手册水平？以下是实测方法。

6.1 噪声测量标准流程

1. 准备“安静”的输入：这是关键。将待测通道的输入引脚（AINxP和AINxN）短接在一起，并连接到一个干净的、低噪声的共模电压上。这个共模电压最好是模拟电源中点（例如，对于3.3V单电源，接1.65V；对于±2.5V双电源，接0V）。可以使用一个低噪声的电压基准或由精密电阻分压产生，并用电容充分去耦。
2. 配置ADC：按照你的目标工作模式配置ADC（OSR， Gain， V_REF等）。确保系统时钟稳定。
3. 采集数据：连续采集大量样本（N）。样本数N必须足够多，以得到统计上可靠的RMS值。建议N > 10000。记录下这些原始的24位代码。
4. 转换为电压：将所有代码转换为输入参考电压值（单位：微伏）。
5. 计算RMS噪声：使用公式计算输入参考RMS噪声：V_noise_rms = sqrt( (1/(N-1)) * Σ (V_i - V_avg)^2 )。其中V_avg是所有样本电压的平均值。注意，这个平均值应该非常接近你施加的共模电压，任何显著偏移都可能是失调误差。
6. 计算峰峰值噪声：在实际应用中，峰峰值噪声有时更有参考意义。你可以对采集到的大量电压数据直接找出最大值和最小值，其差值近似为峰峰值噪声。对于高斯分布噪声，峰峰值噪声大约为6.6倍的RMS噪声（覆盖99.9%的样本）。
7. 与手册对比：将计算出的V_noise_rms与数据手册中对应条件下（OSR， Gain， V_REF， 电源）的典型值进行对比。实测值通常会略高于手册典型值，因为包含了PCB布局、电源噪声等系统级贡献。如果实测噪声远高于手册值（例如2倍以上），说明硬件设计可能存在问题。

6.2 动态范围与有效分辨率的实测计算

在测得RMS噪声后，你可以用前面提到的公式反推实测的动态范围和有效分辨率：

• 实测_DR (dB) = 20 * log10( (V_REF / Gain) / (实测_V_noise_rms * √2) )
• 实测_ENOB (bits) = log2( (V_REF / Gain) / (实测_V_noise_rms * √12) )

将计算结果与手册对比，评估系统性能损失。

6.3 常见问题排查清单

如果实测噪声不理想，请按以下清单排查：

踩坑记录：我曾在一个项目中，噪声始终比预期高一个数量级。百思不得其解，最后用热成像仪发现，为模拟部分供电的LDO芯片温度异常高。原来是LDO的散热焊盘没有正确连接到地平面，导致其工作在高温、高噪声状态。重新焊接后，噪声立即降至预期水平。电源芯片的散热和接地，其重要性不亚于原理图设计本身。

7. 高级优化技巧与特定应用场景考量

在基础配置之上，还有一些技巧可以进一步挖掘性能或适应特殊场景。

7.1 利用非二进制OSR值

细看手册Table 6和Figure 50，你会发现OSR除了4096、2048等2的幂次值，还有800、400、200、768、384、192、96、48这些非二进制值。它们的Sinc3滤波器传递函数中有一个缩放因子K（接近1）。这些OSR值提供了更精细的数据速率调节能力。例如，你需要一个精确的50Hz工频整数倍采样率（如6.4kHz），如果f_MOD固定为4.096MHz，那么OSR=640正好得到6.4kHz。但640不是可选值，你可以选择接近的OSR=768（5.333kHz）或OSR=512（8kHz），或者通过微调f_MOD（改变CLK_DIV/ICLK_DIV）来凑出精确的OSR。在计算实际电压时，如果使用了非二进制OSR，理论上需要考虑这个K因子对增益的微小影响，但对于大多数应用，其影响远小于其他误差源，可以忽略。

7.2 输入超范围检测功能的实战应用

ADS131A0x内置的输入比较器非常实用。你可以通过COMP_TH[2:0]设置一个阈值（相对于电源轨的百分比）。当任何输入引脚电压超过此阈值，F_ADCIN状态位会被置位，并通过读取STAT_P和STAT_N寄存器可以精确定位是哪个引脚超限。

• 应用场景1：传感器故障检测。在压力、温度传感器应用中，传感器开路或短路会导致输入电压拉至电源轨。设置一个合理的阈值（如80% AVDD），一旦触发，系统可以立即报警，避免使用错误数据。
• 应用场景2：电网过压/欠压保护。在电力监测中，可以设置电压通道的过压和欠压阈值。当电压超过安全范围时，硬件比较器会快速标记，比软件判断更及时可靠。
• 配置要点：注意，这个比较器监测的是每个输入引脚对地的绝对电压，而不是差分电压。因此，在差分输入配置下，你需要根据共模电压和差分信号幅度来估算每个引脚的绝对电压范围，从而设置阈值。

7.3 同步从模式在隔离系统中的应用优势

在需要电气隔离的工业现场，同步从模式（Synchronous Slave Mode）是一个宝藏功能。如图35c所示，在此模式下，你可以将SCLK直接配置为ADC的内部主时钟（ICLK）。

• 优势：这意味着，隔离屏障两侧只需要传输相对低频的SPI数据和控制信号（SCLK, DIN, DOUT, CS, DRDY），而高频的、对抖动敏感的时钟源（如16.384MHz有源晶振）可以放在隔离的、噪声敏感的模拟侧。这大大降低了通过隔离器件传输高频时钟所带来的抖动和噪声注入风险，也简化了隔离电源的设计（无需为数字侧提供高频时钟）。
• 实现方法：将M0引脚设置为同步从模式，并将CLKSRC寄存器位设置为1（选择SCLK作为ICLK源）。确保提供给ADC的SCLK频率稳定，并满足f_MOD的频率要求（通过ICLK_DIV分频后）。

7.4 低功耗模式下的性能取舍

通过设置HRM位为0，可以让ADS131A0x进入低功耗模式。此时，模拟和数字电路电流降低，但最大f_MOD被限制在1.05 MHz。

• 影响：在相同的OSR设置下，由于f_MOD降低，数据速率f_DATA同比降低。例如，OSR=256时，高分辨率模式（f_MOD=4.096MHz）下f_DATA=16kHz；而在低功耗模式（f_MOD=1.024MHz）下，f_DATA=4kHz。要达到相同的数据速率，你必须降低OSR，而这会导致噪声增加，分辨率下降。
• 使用策略：此模式适用于对功耗极度敏感、且对数据速率要求不高的电池供电设备。在选型时，你需要根据低功耗模式下的f_MOD最大值，重新计算所有OSR对应的数据速率和噪声性能，看是否能满足应用需求。

经过以上从理论到实践，从配置到调试的完整梳理，你应该对如何驾驭ADS131A0x这颗高性能ΔΣ ADC有了全面的认识。记住，高性能ADC的应用是一场与噪声的战争，胜利的关键在于对细节的掌控：干净的电源和基准、严谨的布局布线、正确的配置以及系统的测量验证。