1. CRC控制器中断机制深度解析：从硬件原理到软件响应

在嵌入式系统，尤其是汽车电子和工业控制这类对数据可靠性要求极高的领域，内存或通信数据的完整性校验不是“锦上添花”，而是“生命线”。想象一下，你的车载控制器在高速行驶中，用于判断刹车信号的CAN总线数据帧因为电磁干扰出现了一位翻转，而系统未能及时发现，后果不堪设想。循环冗余校验（CRC）技术，正是守护这条生命线的核心卫士之一。

传统的软件CRC计算会大量消耗CPU资源，在需要实时、高效校验海量数据的场景下力不从心。因此，现代微控制器（MCU）普遍集成了硬件CRC控制器，它就像一个专职的“数据审计员”，能独立、高速地完成校验计算。但硬件计算只是第一步，如何让CPU及时知晓“审计结果”——无论是数据完好、发现错误，还是审计流程本身出了问题（比如数据流中断或超时）——这才是构建一个健壮校验系统的关键。这就引出了CRC控制器的中断机制。

以德州仪器（TI）的MSS_MCRC模块为例，它不仅仅是一个计算CRC值的硬件加速器，更是一个配备了完整状态监控和事件通知系统的智能外设。它的中断系统设计精巧，能够覆盖从数据校验完成、校验失败到流程异常的多种场景。理解并正确配置这些中断，是将CRC从“计算工具”升级为“主动防护系统”的核心。今天，我就结合手册内容和实际工程踩过的坑，带你彻底搞懂CRC控制器的中断世界，让你在下一个涉及数据安全的关键项目中，能胸有成竹地驾驭它。

2. MSS_MCRC工作模式与中断产生条件全览

在深入每一种中断之前，我们必须先理解MSS_MCRC提供的三种工作模式，因为中断的产生与模式强相关。这就像给“数据审计员”分配了三种不同的工作流程，每种流程下，它汇报工作的方式和内容都不同。

2.1 三种核心工作模式解析

AUTO模式（全自动模式）：这是最“省心”的模式。在此模式下，CRC控制器与DMA（直接内存访问）控制器紧密协作，完全在后台运行。DMA负责将待校验的数据块从内存搬运到CRC控制器的PSA签名寄存器，同时，DMA也会将预存的、正确的CRC期望值搬运到CRC值寄存器。CRC控制器在计算完一个数据块（称为一个Sector）的CRC后，会自动将计算结果（在PSA Sector Signature Register中）与CRC值寄存器中的期望值进行比较。如果匹配，则静默处理；如果不匹配，则触发中断通知CPU。整个过程无需CPU干预数据搬运和比对，CPU仅在出错时被中断唤醒处理异常。此模式是内存后台巡检、通信协议硬件校验等场景的首选。

Semi-CPU模式（半CPU模式）：这种模式下，数据搬运依然由DMA在后台完成，但CRC值的比对工作交给了CPU。当DMA搬运完一个数据块，CRC控制器计算完成后，会触发一个“压缩完成”中断。CPU响应此中断后，需要手动去读取PSA Sector Signature Register中的计算结果，然后与存储在内存某处的预期值进行软件比对，再决定后续操作。这种模式适用于那些CRC期望值并非固定、或需要更复杂后处理逻辑（如记录所有CRC值生成日志）的场景，它给了CPU更大的灵活性，但也增加了CPU的中断负载。

Full-CPU模式（全CPU模式）：这是最“原始”的模式，所有工作都由CPU完成：CPU从内存读取数据，写入PSA签名寄存器触发计算，最后再读取结果进行比对。在此模式下，CRC控制器不产生任何中断，因为它仅仅是一个计算协处理器，流程控制完全依赖于CPU软件。这种模式通常用于简单的、非实时的校验任务，或者在缺乏DMA支持的极简系统中使用。

2.2 中断类型与模式对应关系

手册中的表格清晰地揭示了中断与模式的关联，这是配置前必须牢记于心的“地图”。

注意：表格是理解的基础，但实际配置时，务必结合具体模式使能相应的中断。例如，在AUTO模式下使能“压缩完成中断”是无效的；在Semi-CPU模式下使能“CRC失败中断”也不会被触发。错误的中断使能配置是导致中断“沉默”的常见原因之一。

3. 五大中断类型详解与实战配置

理解了框架，我们来逐一拆解每个中断的“脾气秉性”和配置要点。我会结合手册描述和实际工程中容易遇到的问题来展开。

3.1 压缩完成中断：Semi-CPU模式的“任务完成铃”

触发原理：在Semi-CPU模式下，PATTERN_COUNT寄存器定义了每个Sector包含多少笔数据。当DMA搬运数据，CRC控制器完成对一个Sector所有数据的计算后，就会设置压缩完成标志位，并产生此中断。

核心配置与操作流程：

1. 模式设置：在CRC_CTRL寄存器中，将对应通道的CHx_MODE设置为Semi-CPU模式。
2. 计数器配置：正确设置CRC_PCOUNT_REGx（模式计数器）和CRC_SCOUNT_REGx（扇区计数器）。手册特别强调，这两个值必须大于等于1，计数器才会开始工作。复位后默认是0，所以忘记配置是常见错误，会导致CRC控制器“静默”不工作。
3. 中断使能：在CRC中断使能寄存器（CRC_INTS）中，置位对应的压缩完成中断使能位。
4. ISR（中断服务例程）操作：
   • 读取PSA_SECSIGREGx（PSA扇区签名寄存器），获取刚计算完的CRC值。
   • 必须读取CRC_INT_OFFSET_REG（中断偏移寄存器）或清除对应的中断状态位，以通知硬件中断已被处理。
   • 进行你的业务逻辑：比如将读取的CRC值与存储在Flash中的预期值比较，或者将其存入另一个区域作为数据指纹。

实操心得：在Semi-CPU模式的中断服务函数里，读取数据的动作要快。因为DMA可能在源源不断地搬运下一个Sector的数据，如果你处理太慢，下一个Sector的计算结果可能会覆盖PSA_SECSIGREGx，从而触发我们后面要讲的“超限中断”。

3.2 CRC失败中断：AUTO模式的“红色警报”

触发原理：这是AUTO模式的核心。当一个Sector的数据计算完成，CRC控制器会自动将PSA_SECSIGREGx中的结果与CRC_REGHx/CRC_REGLx（CRC值寄存器）中的预存值进行比较。一旦不匹配，立即触发CRC失败中断，并冻结当前扇区寄存器。

“冻结”机制详解：这是关键的安全设计。当CRC失败发生时，CRC_CURSEC_REGx（当前扇区寄存器）会记录下是哪个Sector出了问题。这个寄存器会被“冻结”——即停止更新——直到CPU执行了以下两个操作：1) 读取CRC_CURSEC_REGx以获取错误扇区号；2) 清除CRC失败状态位。这确保了错误现场不被后续流程覆盖，便于问题定位。

配置与错误处理流程：

1. 模式与预存值：设置为AUTO模式，并提前通过DMA或CPU，将正确的CRC期望值序列写入CRC_REGHx/CRC_REGLx寄存器指向的内存区域（通常由DMA自动搬运）。
2. 中断使能：使能CRC失败中断。
3. ISR错误处理：
   • 立即读取CRC_CURSEC_REGx：获取故障扇区号，这是诊断的第一步。
   • 根据业务需求进行处置：可能是记录错误日志、尝试恢复数据、切换备份内存块，或触发系统安全状态（如降级运行）。
   • 清除中断状态：通过写CRC_INTR寄存器或读取CRC_INT_OFFSET_REG来清除中断标志。
   • 重启通道：错误处理后，通常需要重启该CRC通道。手册给出了标准步骤：
     1. 写软件复位位（CHx_PSA_SWREST）复位PSA签名寄存器。
     2. 将CHx_MODE先设为00（数据捕获模式）。
     3. 再重新设置为所需的AUTO模式。
     4. 释放软件复位位（写0）。注意，手册建议使用字节写操作来单独重启每个通道，避免影响其他通道。

3.3 超限中断：CPU“处理不过来”的警告

触发原理：这是一个流程管控中断。它发生在CPU响应速度跟不上事件产生速度时。

• 在AUTO模式下：如果发生了一次CRC失败，当前扇区寄存器被冻结。在CPU尚未读取该寄存器并清除失败状态前，另一个扇区又发生了CRC失败。此时，新的错误扇区号无法写入已被冻结的寄存器，于是触发超限中断。这提示系统，错误发生的频率可能超过了CPU的处理能力，或者错误处理ISR本身太耗时。
• 在Semi-CPU模式下：当CRC计算完成，结果存入PSA_SECSIGREGx并产生中断。如果CPU没有及时读取这个结果，而DMA已经搬运完下一个Sector的数据并完成了计算，新结果就会覆盖旧结果，此时触发超限中断。

工程意义：超限中断是一个重要的系统健康度指标。它不一定代表数据本身有错（Semi-CPU模式下可能数据全对），但肯定意味着事件处理流程出现了瓶颈。在设计时，你需要评估CRC校验的频率和CPU处理中断的最坏响应时间，确保留有足够余量。

3.4 欠载中断：数据流“断粮”的信号

触发原理：仅发生在AUTO模式。当CRC控制器完成一个Sector的计算，准备更新CRC值寄存器以进行下一次比对时，如果DMA未能及时将新的预期CRC值搬运到位，就会发生欠载。此时，CRC值寄存器没有得到更新，CRC控制器无法进行有效的签名验证，于是触发欠载中断。手册提到，欠载发生时，通常会伴随CRC失败中断（因为用于比对的预期值是旧的或不正确的）。

问题排查：遇到欠载中断，问题根源通常在DMA配置或数据源。

1. 检查DMA配置：源/目标地址、传输数据量（Element Count * Frame Count）是否与CRC控制器的PATTERN_COUNT和SECTOR_COUNT匹配。
2. 检查DMA触发源：用于触发CRC值寄存器更新的DMA通道（例如示例中的DMA通道1）的触发信号是否正常？如果是定时器触发，定时器是否正常工作？
3. 检查数据源：提供预期CRC值的数据缓冲区是否准备就绪？是否存在被意外修改或访问冲突？

3.5 超时中断：守护实时性的“看门狗”

超时中断是确保校验任务实时性的最后一道防线。它由两个独立的超时机制构成，理解其工作原理对配置至关重要。

双超时机制解析： CRC控制器为每个通道配备了一个24位递减超时计数器，由HCLK/64的时钟驱动。它有两个预加载值：

1. 看门狗超时预加载值：CRC_WDTOPLDx。当AUTO或Semi-CPU模式启动后，计数器首先加载这个值并开始递减。它的使命是确保DMA启动第一次数据传输。如果在计数器减到0之前，没有任何数据模式被传输到PSA签名寄存器，则触发超时中断。这用于检测DMA是否“卡住”了，无法启动传输。
2. 块完成超时预加载值：CRC_BCTOPLDx。一旦有第一个数据到来，计数器会立即重新加载这个值，并重新开始递减。它的使命是确保一个完整的数据块（Pattern Count × Sector Count）能在规定时间内压缩完成。如果在这个计数器超时前，一个完整的数据块没有被处理完，则触发超时中断。

超时值计算实战： 手册给出了关键公式：预加载值 = 所需时间 / (HCLK周期 × 64)。 假设你的系统HCLK = 200 MHz，周期为5 ns。

• 如果你想确保DMA在模式启动后10ms内开始传输：CRC_WDTOPLDx = 10ms / (5ns * 64) = 10,000,000 ns / 320 ns = 31250。
• 如果你想确保每个数据块在5ms内处理完：CRC_BCTOPLDx = 5ms / (5ns * 64) = 5,000,000 ns / 320 ns = 15625。

配置策略：

• CRC_WDTOPLDx：应设置为略大于DMA响应触发事件的最大延迟。可以基于DMA仲裁优先级、总线负载来估算。
• CRC_BCTOPLDx：这是核心。它必须大于最坏情况下处理一个数据块所需的时间。这个时间包括：DMA传输所有数据的时间 + CRC计算时间。CRC计算通常是流水线的，几乎与传输同步完成，所以主要考虑DMA传输时间。你需要根据DMA带宽、数据块大小精确计算，并留出足够的安全余量（例如20%-30%）。设置过小会导致误报超时，设置过大则失去保护意义。
• 禁用超时：如果将这两个预加载值都设为0，则超时计数器被禁用，永远不会产生超时中断。

4. 中断管理、优先级与错误恢复实战

4.1 中断偏移寄存器：精准定位中断源

MSS_MCRC所有通道、所有类型的中断，在硬件上汇总成一个中断信号线输出到中断控制器。那么，CPU在收到中断后，如何知道具体是哪个通道、哪种事件触发的呢？答案就是中断偏移寄存器。

CRC_INT_OFFSET_REG是一个只读寄存器。当有中断挂起时，该寄存器的值指示了当前优先级最高的、待处理的中断源的偏移量。手册中的映射表就是你的解码手册。例如，读到此寄存器值为0x01，代表通道1的CRC失败中断；值为0x09，代表通道1的压缩完成中断。

在ISR中的标准操作流程：

1. 进入CRC总中断服务函数。
2. 读取CRC_INT_OFFSET_REG，判断具体中断源。
3. 根据偏移值，跳转到对应的子处理程序。
4. 在子处理程序中，进行之前提到的特定操作（如读扇区号、清状态位等）。
5. 关键一步：再次读取CRC_INT_OFFSET_REG。因为读取该寄存器的操作，硬件会自动清除对应的中断状态标志位。同时，如果还有其他低优先级的中断挂起，该寄存器的值会更新为下一个中断源的偏移量。
6. 如果读取后值不为0，说明还有挂起中断，返回步骤3继续处理。如果为0，说明所有挂起中断已处理完毕，可以退出ISR。

这种“读取即清除”的机制非常高效，但也要注意，在调试时，通过调试器读取这个寄存器也会清除状态位，可能干扰问题定位。手册的“仿真”章节提到了相关保护机制。

4.2 错误处理与通道恢复标准化流程

无论是CRC失败、超限还是欠载，在处理完错误后，通常都需要重置并重启受影响的CRC通道，使其恢复到可正常工作的状态。手册29.3.2.10.7节给出了标准步骤，这里结合我的经验再强调一下：

1. 软件复位PSA：置位CHx_PSA_SWREST位。这会将该通道的PSA签名寄存器清零，但不会自动清除该复位位本身。
2. 切换模式：将CHx_MODE位域先写为00（数据捕获模式）。这是一个必要的中间状态，确保通道完全停止。
3. 重设模式：将CHx_MODE再次设置为期望的工作模式（如AUTO或Semi-CPU）。
4. 释放复位：将CHx_PSA_SWREST位写0，释放复位。

避坑指南：手册特别指出，应使用字节写操作来单独控制每个通道。这是因为相关控制位可能分布在同一个32位寄存器的不同字节里。如果使用字写操作，可能会意外修改其他通道的配置。例如，对CRC_CTRL0进行字写入来复位通道1时，可能会覆盖通道2、3、4的字节交换、位交换等配置，引发难以排查的连带问题。

5. 工程实例精讲：三种模式的配置代码与思维

手册提供了几个经典示例，我们将其转化为更贴近实际工程的配置思路和伪代码。

5.1 实例一：AUTO模式定时巡检（推荐用于内存保护）

场景：在CPU后台，定时对一片2MB的Flash/ RAM区域进行CRC校验，每1KB（128个64位字）有一个预存的正确CRC值。共2048个扇区。

设计思路：

• DMA通道1：负责将预存的2048个CRC期望值，搬运到CRC_REGH1/CRC_REGL1。采用“硬件请求触发一帧”模式。
• DMA通道2：负责将2MB待校验数据，以1KB为块（128字为一元素，2048帧），搬运到PSA_SIGREG1。由定时器硬件触发。
• 定时器：配置为每10ms产生一次DMA请求，触发DMA通道2开始传输一个块（1KB）。
• CRC控制器：模式计数器=128，扇区计数器=2048，使能AUTO模式和所有中断（CRC失败、超限、欠载、超时）。根据HCLK频率计算并设置CRC_BCTOPLD1（确保1KB在4ms内处理完）和CRC_WDTOPLD1（确保DMA启动）。

伪代码逻辑：

// 初始化阶段 void CRC_AutoMode_Init(void) { // 1. 配置DMA通道1 (CRC期望值搬运) DMA_Ch1_SrcAddr = &precomputed_CRC_array[0]; // 预计算CRC值数组 DMA_Ch1_DstAddr = (uint32_t*)&CRC_REGL1; // 目标为CRC值寄存器 DMA_Ch1_SrcInc = POST_INC; // 源地址递增 DMA_Ch1_DstInc = CONST_ADDR; // 目标地址固定 DMA_Ch1_TransferMode = HARDWARE_REQUEST; // 硬件触发 DMA_Ch1_RequestSrc = CRC_CH1_REQUEST; // 触发源为CRC通道1请求 // 2. 配置DMA通道2 (待校验数据搬运) DMA_Ch2_SrcAddr = &memory_to_check[0]; // 待校验内存起始地址 DMA_Ch2_DstAddr = (uint32_t*)&PSA_SIGREGL1; DMA_Ch2_SrcInc = POST_INC; DMA_Ch2_DstInc = CONST_ADDR; DMA_Ch2_ElementCount = 128; // 64-bit words per sector DMA_Ch2_FrameCount = 2048; // total sectors DMA_Ch2_TransferMode = HARDWARE_REQUEST; DMA_Ch2_RequestSrc = TIMER1_DMA_REQUEST; // 触发源为定时器1 // 3. 配置定时器：每10ms产生一次DMA请求 Timer1_Period = CalculateTimerPeriod(10ms); Timer1_DMA_Trigger_Enable(); // 4. 配置CRC控制器 CRC_PCOUNT_REG1 = 128 - 1; // 注意：有些硬件设计计数值为N-1 CRC_SCOUNT_REG1 = 2048 - 1; CRC_WDTOPLD1 = CalculateWDTimeout(12ms); // 留有余量，如12ms CRC_BCTOPLD1 = CalculateBCTimeout(4ms); // 要求4ms内完成 CRC_CTRL.CH1_MODE = AUTO_MODE; CRC_INTS = ENABLE_CRC_FAIL | ENABLE_OVERRUN | ENABLE_UNDERRUN | ENABLE_TIMEOUT; // 5. 启动 DMA_Enable(Ch1); DMA_Enable(Ch2); Timer_Start(Timer1); // AUTO模式一旦设置，CRC控制器会自动发起第一次DMA请求（Ch1） }

中断服务例程：主要处理CRC失败中断，记录错误扇区号（从CRC_CURSEC_REG1读取），并执行安全策略。

5.2 实例二：Semi-CPU模式与CPU协作校验

场景：系统需要校验2MB数据，每1KB计算一次CRC，但CPU需要对每个CRC结果进行记录或复杂分析，而不是简单比对。

设计思路：

• DMA通道1：负责将2MB数据搬运到PSA_SIGREG1。由定时器触发。
• 定时器：每10ms触发一次DMA传输。
• CRC控制器：模式计数器=128，扇区计数器=2048，使能Semi-CPU模式和压缩完成、超限、超时中断。
• CPU：在压缩完成中断中，读取PSA_SECSIGREG1，将CRC值存入日志数组或进行其他处理。

关键点：此模式下，CPU中断响应速度必须足够快。必须在下一个扇区数据计算完成（约10ms后）前，读取完当前的PSA_SECSIGREG1，否则会触发超限中断。如果CPU负载较重，可能需要考虑降低校验频率（增大定时器周期）或使用双缓冲机制。

5.3 实例三：Full-CPU模式简单校验

场景：在小数据量、非实时或没有DMA的系统中进行校验。

配置：最简单，只需在CRC_CTRL中使能Full-CPU模式。然后由CPU循环读取数据，写入PSA_SIGREG，最后读取PSA_SIGREG或PSA_SECSIGREG（取决于是否配置了扇区）获取结果。由于无中断，CPU需要通过轮询状态位或根据已知的数据量来控制流程。

6. 常见问题排查与调试技巧实录

在实际项目中配置CRC中断，很少有一帆风顺的。下面是我总结的几个典型问题及排查思路。

问题1：中断根本不来

• 检查时钟：确认CRC控制器所在的外设总线时钟（如HCLK）已使能。没有时钟，一切免谈。
• 检查模式与中断使能匹配：对照第2.2节的表格，确认你使能的中断在当前模式下是有效的。
• 检查计数器：确认CRC_PCOUNT_REGx和CRC_SCOUNT_REGx已设置为大于0的值。这是新手最容易忽略的一点。
• 检查全局中断：确认CPU全局中断已开启，并且CRC控制器的中断在中断控制器（如NVIC）中已正确配置并使能。
• 检查DMA/触发源：在AUTO/Semi-CPU模式下，中断的产生依赖于数据流。如果DMA没有正确启动或触发源无效，数据流是死的，自然不会有“完成”或“失败”中断。

问题2：只有第一次中断，后续中断没了

• 中断标志未清除：在ISR中，你是否正确地清除了中断标志？对于MSS_MCRC，通常通过读取CRC_INT_OFFSET_REG或写CRC_INTR寄存器来清除。标志未清除会导致硬件认为中断仍在处理，不会产生新的中断请求。
• 通道未恢复：对于CRC失败等错误中断，处理完后是否按照标准流程重启了CRC通道？如果没有，通道可能处于挂起状态。
• DMA传输未循环：在需要连续校验的场景，DMA是否配置了自动重载（Auto-reload）或链式传输（Chaining）？单次传输完成后DMA停止，数据流中断。

问题3：频繁收到超限中断

• CPU负载过高：中断服务例程处理时间太长，或者高优先级中断频繁抢占，导致CRC中断得不到及时响应。优化ISR代码，或降低CRC校验的频率/数据块大小。
• Semi-CPU模式瓶颈：在Semi-CPU模式下，如果CPU读取PSA_SECSIGREG的速度跟不上DMA搬运和CRC计算的速度，必然超限。考虑使用DMA将CRC结果直接搬运到内存，再由CPU处理，减轻中断压力。

问题4：超时中断误报

• CRC_BCTOPLDx设置过小：这是最常见原因。重新评估处理一个数据块所需的最长时间。使用示波器或高精度定时器，测量从DMA请求到该块最后一个数据写入CRC控制器的时间，并加上足够的余量。
• DMA优先级过低：如果系统中有多个DMA通道或高带宽外设（如以太网），CRC相关的DMA通道可能因为优先级低而长时间得不到服务。尝试提高其DMA通道优先级。
• 总线拥塞：内存访问遇到瓶颈。检查是否与其他总线主设备（如另一个CPU核、DMA控制器）存在资源冲突。

调试技巧：

• 善用寄存器快照：在中断发生时，第一时间在ISR中读取并保存所有关键状态寄存器：CRC_STATUS_REG（中断状态）、CRC_INT_OFFSET_REG、CRC_CURSEC_REGx、CRC_BUSY等。这些信息对离线分析至关重要。
• 模拟错误注入：为了测试错误处理路径是否健全，可以故意修改预存的CRC期望值数组中的某个值，人为制造CRC失败，观察系统反应。
• 压力测试：逐渐提高数据吞吐率（减小定时器周期），观察在什么负载下开始出现超限或超时中断，从而确定系统的实际校验能力边界。

CRC控制器的中断机制，是将高效的硬件校验能力与灵活的软件错误管理连接起来的桥梁。吃透每种中断的触发条件、配置方法和处理流程，你就能设计出既能实时发现数据错误，又能稳健处理各类异常状况的高可靠性嵌入式系统。记住，在安全至上的领域，对“异常”的处理能力，往往比“正常”流程更能体现设计的功力。