1. 深入解析AM64x/AM243x处理器的PCIe子系统：从架构到实战

如果你正在基于德州仪器（TI）的AM64x或AM243x处理器设计一个需要高速外设连接的嵌入式系统，比如工业网关、机器视觉控制器或者通信基站单元，那么你大概率绕不开一个核心组件：PCIe子系统。这玩意儿在芯片手册里通常被归在“外设”章节，动辄几十页的寄存器描述和信号框图，初看之下确实让人头大。但别慌，今天我就以一个在工业嵌入式领域摸爬滚打多年的老兵视角，带你把这套PCIe子系统彻底拆解明白。我们不止看手册上写了什么，更要聊聊在实际项目中，如何把它用起来、用稳当，以及那些手册里没明说但能让你少掉几根头发的实战细节。

AM64x/AM243x作为TI Sitara™系列中面向工业自动化和边缘计算的主力军，其集成的PCIe子系统绝非简单的“有这么一个接口”。它是一个完整的、符合PCIe 4.0基础规范（Rev 4.0, Version 0.7）的解决方案，支持最高5.0 Gbps的单通道速率，并且能在Root Complex（根复合体）和End Point（端点）两种模式间灵活切换。这意味着，你的设备既可以作为主机去管理其他PCIe设备（比如加装一个NVMe SSD扩展存储），也可以作为从设备被其他主机系统调用（比如作为一块专用的加速卡集成到工控机中）。这种双模设计，为系统架构带来了极大的灵活性。接下来，我们就从顶层设计开始，一步步深入。

1.1 核心架构与设计思路拆解

拿到一个芯片的某个子系统，我习惯先看两样东西：它在整个芯片中的位置（集成框图），以及它内部的核心模块构成（功能框图）。这能帮你快速建立全局观，知道数据从哪里来、到哪里去，以及关键的控制节点在哪。

AM64x/AM243x的PCIe子系统（实例名为PCIE0）位于芯片的MAIN域，而非MCU域。这个划分很重要，因为它决定了子系统所依赖的时钟、电源和复位资源都来自MAIN域的相关控制器。从集成框图可以看到，PCIE0通过CBASS0系统互联总线与芯片的其他主控单元（如R5F核、DSP等）通信，其物理层则完全依托于SERDES0模块的Lane 0。换句话说，这个PCIe控制器自己没有直接引出芯片的差分引脚（如PCIE0_TX0_P/N），所有的高速串行信号收发都是通过复用SERDES0的通道来实现的。这种设计是TI多核异构架构的典型特点，高度集成，但也意味着你对PCIe的配置必须与SERDES的配置协同进行，这是第一个需要注意的耦合点。

再看内部功能框图，这个子系统可以粗略分为几个逻辑部分：

1. PCIe Core（核心）：这是PCIe协议处理的“大脑”，负责链路训练、数据包拆装、流量控制、错误校验等。它通过标准的PIPE 4.0接口（32位宽，62.5/125 MHz）与SERDES内部的PCIe PCS（物理编码子层）模块对接。
2. 总线桥接与接口：核心通过AXI总线与芯片内部互联。这里有两组关键接口：
   • VBUSM控制器/目标接口：用于数据平面（Data Plane）的传输。当芯片作为RC时，本地主设备（如CPU）通过VBUSM目标接口发起对外部EP的访问；当芯片作为EP时，外部RC发起的访问通过VBUSM控制器接口进入芯片内部。AXI2VBUSM和VBUSM2AXI桥接器负责协议转换。
   • VBUSP目标接口：用于配置平面（Configuration Plane）。无论RC还是EP模式，本地CPU都需要通过这个接口（最终映射为APB总线）来访问PCIe子系统内部大量的配置寄存器、状态寄存器，以及集成的CPTS（公共平台时间同步）模块寄存器。
3. 辅助功能模块：
   • CPTS模块：这是实现精确时间测量（PTM）的关键。PTM是PCIe协议中用于同步不同设备间时钟的机制，对于工业网络中要求严格时间同步的应用（如IEEE 1588）至关重要。CPTS模块为PCIe事务提供高精度的时间戳。
   • 中断逻辑（INTD）：负责收集PCIe核心产生的各种事件（如链路状态变化、错误、热复位、FLR等），并将其转换为发送给芯片内GIC中断控制器或R5F核的中断信号。中断类型既有电平触发，也有脉冲触发，配置时需要区分清楚。
   • ECC聚合器：子系统内部的RAM（用于FIFO缓存）配备了ECC（错误校验与纠正）功能。ECC聚合器0和1分别汇总可纠正和不可纠正的ECC错误，并产生中断上报，这对于高可靠性应用是必不可少的保障。
   • 用户配置MMR：提供了一组软件可编程的寄存器，用于控制一些特定于TI实现的特性，如功能级复位（FLR）完成标志、复位命令等。

理解了这个架构，你就能明白，配置和使用这个PCIe子系统，绝不仅仅是配置几行PCIe配置空间那么简单。它涉及到SERDES的电气参数配置、时钟树的设置、中断路由的映射、地址转换表的建立以及CPTS的校准，是一个典型的“系统工程”。

1.2 核心功能特性与限制解读

手册里罗列了一堆支持和不支持的特性，我们挑出最影响设计决策的几点来深入聊聊：

支持的关键特性：

• 双模操作（RC/EP）：通过配置CTRL_MMR0模块中的CTRLMMR_PCIE0_CTRL[7] MODE_SEL位来选择。这里有个非常重要的实践细节：这个模式选择位通常应在芯片上电初始化时，根据Boot配置（例如通过GPIO电平、EEPROM或EFUSE中的设置）一次性写入。TI明确不建议在系统运行中动态切换此模式。这意味着你的产品在定义硬件功能时（是做主机还是做从卡），就需要把这个模式固化下来。我曾见过有团队试图在Linux驱动中动态切换，导致了极其难以调试的链路不稳定问题。
• 4个虚拟通道（VC）与4个流量类别（TC）：VC和TC是PCIe实现服务质量（QoS）的基础。你可以将不同优先级或类型的流量（如实时控制数据、批量传输数据、配置信息）映射到不同的VC/TC上。在RC模式下，你需要通过配置Outbound Address Translation（OAT）寄存器来为不同的目标地址范围指定VC。默认情况下，所有流量可能都走VC0，如果你有实时性要求高的数据流，一定要利用好这个特性。
• 最大负载128字节，最大读请求4KB：这是PCIe协议层的参数。128字节的最大负载（Max Payload Size, MPS）意味着单个TLP（事务层包）的数据部分最大为128字节。如果DMA引擎要传输一个2KB的缓冲区，它会被自动拆分成多个TLP。而4KB的最大读请求大小（Max Read Request Size, MRRS）限制了RC一次能向EP请求的最大数据量。在优化DMA性能时，需要让驱动设置的MRRS与MPS匹配，并考虑EP的响应能力。
• 精确时间测量（PTM）：这是AM64x/AM243x PCIe子系统的一个亮点。它允许RC和EP之间交换精确的时间信息，用于同步。实现PTM需要RC和EP都支持，并且软件需要在两端进行配置，使能PTM请求和响应。CPTS模块的时钟PCIE0_CPTS_RCLK必须被正确配置，其频率应大于等于PCIe接口时钟（PCIE0_FICLK），且理想情况下应与PCIe核心时钟同源同频，以减少时钟域带来的误差。

需要特别注意的限制（Not Supported Features）：

• 不支持I/O访问：在入站（Inbound）方向，无论是RC还是EP模式，都不支持对PCIe I/O空间（PCI配置空间中的I/O BAR）的访问。这意味着，如果你的传统PCI设备依赖I/O端口通信，那么通过这个PCIe子系统是无法直接访问的。所有通信必须基于内存映射（Memory-Mapped）空间。
• 仅支持增量突发传输：PCIe地址不能位于可缓存（Cacheable）的内存空间中。这是因为PCIe控制器不支持“包装”（Wrap）或其他非增量的突发传输模式。在配置RC的地址窗口或EP的BAR空间时，必须确保对应的物理内存区域是不可缓存的（通常需要在MMU页表中标记为Device或Strongly-ordered类型），否则会导致数据一致性问题。
• 不支持SR-IOV和ATS：这意味着该PCIe子系统不具备硬件虚拟化直通能力。如果你计划在虚拟化环境中使用（例如通过KVM），无法将整个PCIe设备直接分配给一个虚拟机。同时，缺少ATS（地址转换服务）也会对某些虚拟化场景下的DMA性能有影响。
• 不支持热插拔：设备必须在系统上电前连接好。这对于需要高可用性的冗余系统设计是一个限制，在设计背板和电源时序时需要特别注意。

1.3 时钟、复位与电源管理实战解析

这是让PCIe链路稳定工作的基石，也是最容易出问题的地方。

1.3.1 时钟树配置

PCIe子系统的时钟源多且复杂，参考手册中的集成框图（Figure 12-749）和时钟表（Table 12-1453）是必备步骤。我们需要关注几个核心时钟：

• PCIE0_FICLK：接口总线时钟，来源于SYSCLK0/2。这是子系统与芯片内部CBASS0总线交互的时钟。
• PCIE0_CPTS_RCLK：CPTS模块的参考时钟。它有多个可选源（MAIN_PLL2_HSDIV5_CLKOUT、外部引脚等），通过CTRLMMR_PCIE0_CLKSEL寄存器选择。关键点：此时钟频率必须 >=PCIE0_FICLK，且强烈建议与PCIe核心时钟同源同频，否则CPTS时间戳会漂移。我通常直接选择与PCIe核心时钟相同的PLL输出。
• PCIE0_LANE0_TXMCLK和PCIE0_LANE0_RXCLK：这是来自SERDES的收发时钟，用于PIPE接口。SERDES的参考时钟（REFCLK）必须非常稳定和干净，因为它直接决定了链路能否成功训练到Gen1（2.5 GT/s）或Gen2（5.0 GT/s）。通常需要一颗精度在±300ppm以内的专用晶振。

配置示例（基于TI SDK的底层初始化思路）：

// 1. 配置PLL0和PLL2，为系统提供稳定的时钟源 // 2. 配置SERDES0的参考时钟源和倍频参数，使其输出所需的线速率时钟 // 3. 通过CTRLMMR_PCIE0_CLKSEL寄存器，将PCIE0_CPTS_RCLK选择为MAIN_PLL2_HSDIV5_CLKOUT // 4. 确保所有相关时钟域（PLL, HSDIV, SERDES, PCIE）的使能和锁定状态正常

1.3.2 复位序列与隔离

PCIe规范定义了多种复位（冷复位、热复位、FLR），AM64x的子系统对这些复位有明确的处理和隔离要求。

• 常规复位（Conventional Reset）：包括上电冷复位、热复位。当链路断开（Disconnect）时，PCIe核心会触发一个“复位请求”中断（PCIE0_HOT_RESET_PULSE_0或链路状态中断）。软件不能忽略这个中断。正确的处理流程是：

  1. 捕获中断，清除标志。
  2. 停止所有通过PCIe的DMA或CPU访问。
  3. 发起“时钟停止”（Clock Stop）请求-确认序列（通过配置PCIe核心的电源管理寄存器）。
  4. 等待确认后，通过拉低PCIE0_RST信号（即触发LPSC16的模块复位）对PCIe子系统进行局部复位。
  5. 重新初始化PCIe控制器、配置SERDES、训练链路。

• 功能级复位（FLR）：用于复位单个功能（Function）。当PCIe核心收到FLR消息后，会设置状态位并触发PCIE0_FLR_PULSE_0中断。软件需要在此中断服务程序中，清理该功能相关的所有软件上下文（如DMA描述符、缓冲区状态），然后写入PCIE_USER_FLR_DONE寄存器的相应位，告知硬件“FLR处理完成”。硬件随后会完成复位流程。切记：FLR期间，该功能的所有配置空间（除了部分必需字段）都可能被复位，软件需要重新配置BAR、中断等。

• 复位隔离场景：

  • 仅复位RC，不复位整个设备：这在RC模式下需要主动管理。步骤是：a) 软件停止业务；b) 禁用下游EP的总线控制；c) 可选发送热复位命令；d) 执行时钟停止序列；e) 复位PCIe子系统；f) 重新枚举总线。如果下游EP意外断开，RC也会收到中断，并需按此流程处理。
  • 仅复位EP，不复位RC：这通常由RC发起的Hot Reset触发。EP端收到中断后，需立即准备“优雅关闭”，然后执行时钟停止、本地复位、再初始化的流程。如果EP未妥善处理就进入低功耗状态，会导致RC端超时和错误。

1.3.3 电源管理状态

子系统支持D0（全功率）、D1、D3Hot（低功耗）设备电源状态，以及L0（激活）、L0s（快速恢复）、L1（低功耗）链路电源状态。L0s的进入/退出由硬件自动管理（如果ASPM L0s使能）。注意事项：在进入D1/D3Hot或L1状态前，软件必须确保没有进行中的DMA操作，并且缓存已刷新。从这些状态恢复时，链路需要重新训练，会引入数十微秒的延迟，实时性要求高的应用需要评估其影响。

1.4 地址转换与数据流详解

这是配置PCIe通信的核心。AM64x/AM243x的PCIe子系统提供了32个出站地址转换（OAT）区域。无论是RC模式还是EP模式，理解地址转换是打通数据流的关键。

1.4.1 RC模式下的地址转换

在RC模式下，本地CPU（例如R5F核心）看到的是一个平坦的物理地址空间。当CPU想访问一个EP设备上的内存或寄存器时，它发起一次对该物理地址的访问。PCIe控制器的OAT单元负责将这次访问“转换”成一次PCIe事务。

转换过程：

1. CPU访问地址0x8000_0000（假设我们将其映射为PCIe总线空间）。
2. OAT寄存器预先配置好：当地址落在0x8000_0000到0x80FF_FFFF这个窗口时，将其转换为一次对PCI总线Bus 1，设备Dev 2，功能Func 0，偏移0x0的访问，并使用VC1通道。
3. 控制器生成一个TLP包，目标地址是经过转换后的PCIe总线地址。

OAT寄存器配置关键字段：

• 起始地址和结束地址：定义本地地址窗口。
• 目标总线/设备/功能号：指定目标EP在PCIe拓扑中的位置。
• 转换后的地址：可以是一个偏移量，与本地地址进行计算后得到最终的PCIe地址。
• VC映射：指定此窗口的流量使用哪个虚拟通道。

1.4.2 EP模式下的地址转换（BAR配置）

在EP模式下，情况反过来。外部RC会配置EP的BAR（基址寄存器）。当RC向EP的BAR空间发起读写时，EP内部的地址转换逻辑需要将这个PCIe总线地址“转换”成EP本地SoC内部的物理地址。

例如：

1. RC配置EP的BAR0为0xA000_0000（在RC的地址空间中）。
2. RC写入0xA000_1000。
3. EP的PCIe控制器收到这个写请求，目标地址是0xA000_1000。
4. EP内部预先配置了地址转换：将BAR0接收到的地址范围0xA000_0000 ~ 0xA000_FFFF，映射到SoC内部的0x7000_0000起始的地址上。
5. 因此，对0xA000_1000的访问被重定向到SoC内部的0x7000_1000。这个内部地址可以是一个DMA缓冲区、一块共享内存或者一个外设寄存器。

1.4.3 数据流路径

结合功能框图，数据流清晰可见：

• 入站（Inbound）：外部RC写EP -> PCIe Lane -> SERDES -> PCIe Core (VBUSM控制器接口) -> AXI2VBUSM桥 -> CBASS0 -> 目标内存或外设。
• 出站（Outbound）：本地CPU读/写外部设备 -> CBASS0 -> VBUSM2AXI桥 -> PCIe Core (VBUSM目标接口) -> SERDES -> PCIe Lane -> 外部RC/EP。
• 配置访问：本地CPU访问PCIe自身配置寄存器 -> CBASS0 -> VBUSP2APB桥 -> PCIe子系统的用户配置寄存器、CPTS寄存器等。

1.5 中断系统与CPTS时间同步配置

1.5.1 中断路由与处理

PCIe子系统产生的中断非常丰富，涵盖了链路、错误、电源管理、复位、PTM等各个方面。这些中断信号被路由到两个主要目的地：GIC500中断控制器（供A核或R5F核处理）和R5F核的直接中断输入。

你需要仔细查阅手册中的“PCIe Subsystem Interrupt Requests”表格，在软件初始化时正确配置中断控制器（GIC或R5F NVIC）。例如，PCIE0_LINK_STATE_PULSE_0是一个脉冲中断，表示链路状态发生变化（如连接、断开、训练状态改变），这个中断对于监控链路健康状态至关重要。

中断处理注意事项：

• 电平 vs 脉冲：像PCIE0_LOCAL_LEVEL_0是电平中断，需要软件在服务程序中清除源头寄存器才能使其失效；而脉冲中断则在信号边沿触发一次。
• 错误中断聚合：ECC错误、协议错误等可能触发多个中断。需要编写健壮的错误处理例程，读取详细的错误状态寄存器来定位问题。
• 性能考量：高频的中断（如某些数据包事件）如果全部上报给CPU，可能造成负载过高。需要评估是否使用轮询方式，或者利用DMA完成通知来替代部分中断。

1.5.2 CPTS与精确时间测量（PTM）实现

PTM功能是实现分布式系统时钟同步的利器。其基本原理是：RC和EP之间交换带有时间戳的PTM请求和响应消息，从而计算两者之间的时钟偏移和传输延迟。

AM64x/AM243x中的实现步骤：

1. 时钟配置：确保PCIE0_CPTS_RCLK稳定且频率已知。CPTS模块内部有一个计数器，由这个时钟驱动。
2. 使能CPTS：通过配置CPTS控制寄存器，使能时间戳功能。
3. 配置PTM：在PCIe核心的配置空间中，使能PTM能力并配置相关参数（如PTM请求粒度）。
4. 时间戳捕获：当PCIe核心收到或发送PTM消息时，会自动捕获CPTS计数器的当前值，并将其填入消息的特定字段。
5. 软件计算：驱动软件需要处理PTM消息，提取发送时间戳（T1）、接收时间戳（T2）、响应时间戳（T3）、最终接收时间戳（T4），利用公式计算时钟偏移和链路延迟。

一个简化的计算示例： 假设RC是时间主设备，EP是从设备。

• RC在T1时刻发送PTM请求。
• EP在T2时刻收到请求，在T3时刻发送PTM响应（T3通常等于T2加上一个固定的处理延迟d）。
• RC在T4时刻收到响应。
• 链路延迟prop_delay = [(T4 - T1) - (T3 - T2)] / 2。
• 时钟偏移offset = T2 - T1 - prop_delay。

通过周期性执行PTM交换，EP可以不断校准自己的本地时钟，使其与RC同步。这对于工业以太网中的同步运动控制、数据采集等应用是基础支撑。

1.6 常见问题排查与调试技巧实录

基于多年的项目经验，我总结了一些在AM64x/AM243x上调试PCIe时最常见的问题和排查思路。

1.6.1 链路无法训练（Link Training Failure）

这是最令人头疼的问题之一。现象通常是链路一直处于“检测”（Detection）或“轮询”（Polling）状态，无法进入L0。

排查清单：

1. 物理层检查：
   • 参考时钟：确认SERDES的REFCLK引脚是否有稳定、干净的时钟信号？幅度和频率是否符合要求？用示波器测量。
   • 差分信号：使用高速示波器或协议分析仪（如Teledyne LeCroy的PCIe分析仪）检查TX端的差分信号。查看是否有信号输出？幅值是否正常？预加重/去加重设置是否合理？
   • 链路两端协商：确认对端设备（RC或EP）的PCIe代际（Gen1/Gen2）和通道数（x1）是否匹配？AM64x只支持x1。
2. 电源与复位：
   • 确认PCIe子系统的电源（PD0）和模块（LPSC16）是否已使能并解除复位？检查PSC0和LPSC的相关寄存器。
   • 确认PCIE0_RST信号是否已释放。
   • 检查SERDES模块的电源和复位是否正常。
3. 软件配置：
   • 是否在初始化SERDES后，等待了足够长的锁定时间（通常需要几十毫秒）才去配置PCIe核心？
   • 检查PCIe核心的配置空间寄存器，特别是链路控制寄存器（Link Control Register）、链路状态寄存器（Link Status Register）。看看是否有训练错误标志被置位。
   • 在RC模式下，是否配置了正确的下游端口类型？是否发送了正确的训练序列？
4. 利用调试工具：
   • TI的SDK通常提供寄存器查看工具（如devmem2或基于CCS的Memory Browser）。重点查看PCIe核心的PCIESS_STAT寄存器、SERDES的状态寄存器。
   • 如果条件允许，使用PCIe协议分析仪是终极手段，可以捕获LTSSM（链路训练与状态机）的状态跳转，看到底在哪一步失败了。

1.6.2 DMA传输性能不达标或数据错误

当链路建立后，DMA传输速度远低于理论值（如Gen2 x1的理论带宽约500MB/s，实际可能只有一两百MB/s），或者传输过程中出现数据错乱。

可能原因与优化：

1. TLP参数不匹配：检查RC和EP两端配置的Max Payload Size (MPS)和Max Read Request Size (MRRS)。如果RC的MRRS是128字节，而EP的MPS是256字节，性能会受影响。建议在驱动中将其设置为双方支持的最大值（AM64x支持128字节）。
2. 地址转换与内存属性：确保为DMA缓冲区分配的内存是不可缓存（Non-cacheable）的，并且是物理连续的。在Linux下，可以使用dma_alloc_coherentAPI；在裸机环境下，需要在链接脚本中定义一段非缓存区域。缓存一致性问题会导致数据读写错误，这是最常见的数据错误根源。
3. Outstanding Transactions：AM64x的PCIe控制器支持最多8个未完成的非posted事务（如读请求）。确保你的DMA驱动或硬件引擎充分利用了这个能力，进行流水线操作，而不是发一个读请求等完成再发下一个。
4. 虚拟通道（VC）仲裁：如果所有流量都挤在VC0，高优先级流量可能会被阻塞。考虑将实时性要求高的数据流映射到更高优先级的VC（如VC3）。
5. 系统总线拥塞：PCIe的数据最终要通过CBASS0总线访问DDR或片内SRAM。检查是否有其他主设备（如另一个CPU核、另一个DMA控制器）在同时激烈地访问内存，造成总线瓶颈。可以尝试调整总线优先级或使用不同的内存区域。

1.6.3 中断无法触发或触发异常

配置了中断，但怎么也进不了服务程序，或者中断频繁触发无法清除。

排查步骤：

1. 中断使能层层检查：
   • PCIe核心内部的中断使能寄存器（如IRQ_ENABLE_SET）是否打开对应事件？
   • 芯片级的中断路由器（CIC或INTRTR）是否将PCIe的中断输出路由到了正确的目的地（GIC或R5F）？
   • GIC或R5F NVIC的中断使能位和优先级是否配置正确？
2. 中断类型混淆：确认你处理的是电平中断还是脉冲中断。对于电平中断，必须在服务程序中清除PCIe核心内部的中断状态位，电平信号才会变低，否则会持续触发。对于脉冲中断，通常只需要清除中断控制器中的挂起位。
3. 共享中断问题：如果多个PCIe事件映射到了同一个硬件中断号（这是常见设计），那么在中断服务程序中，必须读取所有可能的状态寄存器来识别具体是哪个事件触发的，并分别处理。
4. 使用调试中断：在初期，可以写一个简单的中断服务程序，只点亮一个LED或打印一条信息，来验证中断通路是否整体畅通。

1.6.4 低功耗状态进入/退出异常

系统尝试进入低功耗状态（如L1）时挂起，或从低功耗状态恢复后链路异常。

关键检查点：

1. ASPM配置：检查链路两端的ASPM（Active State Power Management）支持情况是否匹配。可以在PCIe配置空间的“链路能力”寄存器中查看。
2. 时钟停止序列：在软件发起低功耗状态切换前，是否严格按照手册要求执行了“时钟停止请求-确认”握手流程？这个序列通常涉及配置PCIe核心的电源管理寄存器，并等待特定的状态位。
3. 上下文保存与恢复：进入低功耗前，PCIe控制器的部分上下文（如某些内部FIFO指针、状态机状态）可能需要软件保存；退出时则需要恢复。TI的驱动或ROM代码通常会处理这部分，但如果你在编写裸机程序，需要仔细查阅手册中关于低功耗上下文的描述。
4. 恢复时间：从L1状态恢复到L0需要重新训练链路，这需要时间（几十微秒）。你的应用程序协议栈需要能容忍这个延迟。

调试PCIe是一个系统工程，需要硬件、软件、甚至协议层的知识。我的建议是，始终采用“分而治之”的策略：先确保物理层（时钟、信号）正常，再确保链路层（训练）正常，最后再调试事务层（数据传输、中断）。善用芯片提供的状态寄存器，它们是你窥探内部状态的最直接窗口。TI的官方Linux SDK BSP中提供了完善的PCIe驱动和工具，即使是做裸机开发，也强烈建议先参考其驱动实现，能帮你避开很多初始化的坑。