1. 项目概述与核心价值

在电机驱动、数字电源或者任何需要精密时序控制的嵌入式系统里，选对了高性能的DSP只是第一步，比如德州仪器的SM320F28335-HT。这颗芯片真正的威力，藏在它的数据手册里那些密密麻麻的时序参数表格和波形图里。我见过不少工程师，拿到芯片后急着调代码、跑算法，结果系统时不时出现PWM输出毛刺、SPI通信丢包，或者外部存储器访问出错，折腾半天才发现是底层时序没配置对。问题的根源往往在于，我们只关注了外设的功能性配置，却忽略了它们与物理世界交互时的“时间规则”。

SM320F28335-HT作为一款面向高性能控制领域的DSP，其增强型外设，如ePWM、eCAP、eQEP，以及高速通信接口如SPI和外部存储器接口XINTF，每一个都有严格的时序要求。这些时序参数，比如tw(PWM)（PWM脉冲宽度）、td(TZ-PWM)HZ（故障触发到PWM高阻态的延迟）、SPI的tsu（建立时间）和th（保持时间），并不是芯片厂商随意设定的。它们定义了数字信号在芯片引脚上变化所必须遵守的“交通规则”。理解并满足这些规则，是确保你的硬件设计稳定、软件驱动可靠、整个系统能达到理论性能指标的基石。无论是追求极致效率的伺服驱动器，还是要求严苛可靠性的光伏逆变器，时序都是底层最不容有失的一环。

2. 增强型PWM模块时序深度解析

2.1 ePWM核心时序参数与设计考量

ePWM模块是电机控制和电源转换的核心，其输出时序的精度直接决定了开关管的导通损耗和系统效率。数据手册中的Table 6-19和Table 6-20是设计的起点。

关键参数解读：

• tw(PWM)：PWM输出高电平或低电平的最小脉冲宽度，典型值为20ns。这个参数限制了你所能生成的最小有效脉冲。例如，在150MHz的SYSCLKOUT下，一个时钟周期约6.67ns，这意味着理论上你可以产生约3个时钟周期的脉冲。但在实际设计中，你必须为开关管的上升/下降时间、驱动芯片的传播延迟留出足够余量。如果你的MOSFET驱动需要50ns才能完全导通，那么20ns的最小脉宽是远远不够的，你需要通过软件或硬件死区生成更宽的脉冲。
• td(PWM)tza与td(TZ-PWM)HZ：这是故障保护的关键时序。td(PWM)tza是从故障输入有效到PWM被强制为高（或低）的最大延迟，为25ns；td(TZ-PWM)HZ是到PWM变为高阻态的最大延迟，为20ns。这里的“最大”值至关重要。它意味着在最坏的工艺角、电压和温度下，芯片保证在这个时间内做出反应。在设计过流、过压保护电路时，你必须确保从检测到故障到TZ引脚拉低的时间，加上这个25ns的芯片内部延迟，要小于功率器件（如IGBT）所能承受的短路耐受时间。例如，某IGBT的短路耐受时间为10μs，那么你的硬件比较器电路、光耦隔离电路的延迟总和必须远小于10μs - 25ns。

同步输入与输入限定器：同步信号SYCIN的脉冲宽度要求（tw(SYCIN)）取决于其模式。异步模式下需要至少2个SYSCLKOUT周期，而使用输入限定器时，要求变为1tc(SCO) + tw(IQSW)。tw(IQSW)是输入限定器的采样窗口宽度，这引出了一个重要的设计选择：是否启用输入限定器？启用它可以有效滤除短于tw(IQSW)的毛刺，增强抗干扰能力，但代价是引入了额外的延迟，并且对同步脉冲的宽度要求发生了变化。在噪声较大的工业环境（如变频器旁）中，通常建议启用并合理设置tw(IQSW)，例如设置为5-10个SYSCLKOUT周期，以滤除开关噪声。

2.2 高分辨率PWM与SFO优化实战

HRPWM是提升输出精度的利器，其核心参数是MEP步长（Table 6-22），典型值在150ps到310ps之间。这意味着在150MHz时钟下，传统的PWM分辨率是6.67ns，而HRPWM可以将其细分为约22到44个更小的步长，将分辨率提升到皮秒级。

但是，MEP步长不是固定的。数据手册明确说明，它会随着工艺偏差、电压降低和温度升高而增大。这就是为什么TI强烈建议使用MEP比例因子优化器软件库。你不能在初始化时写死一个分频系数。SFO函数会在后台动态估算当前电压、温度下每个SYSCLKOUT周期内有多少个可用的MEP步长。在代码中，你需要周期性地调用SFO()函数来更新MEP比例因子（MepScaleFactor），确保HRPWM的精度。一个常见的实践是在系统空闲循环或一个低优先级定时器中断中调用它，但要注意避免在关键PWM更新时刻调用，以免引入抖动。

注意：HRPWM的精度提升是有代价的。它增加了系统的复杂性，并且其性能依赖于SFO的运行。在极端快速变化的温度场景下，SFO的跟踪速度可能跟不上，此时需要评估是否仍能满足精度要求。对于温度相对稳定的场合，HRPWM是提升控制性能的绝佳选择。

2.3 Trip-Zone故障保护时序设计

Trip-Zone是系统的“紧急刹车”。其输入时序要求tw(TZ)（Table 6-21）与同步信号类似，也分异步、同步和带限定器模式。这里的关键在于响应路径的确定性。

故障信号从外部电路（如比较器）产生，到送达TZ引脚，再到PWM动作，这条路径上的总延迟必须是确定且已知的。你需要：

1. 计算硬件延迟：包括比较器响应时间、光耦传播延迟（如果隔离）、PCB走线延迟（通常很小但高频下需考虑）。
2. 叠加芯片延迟：即td(TZ-PWM)HZ的20ns（最大值）。
3. 评估软件恢复时间：故障触发后，PWM进入高阻或强制状态。何时恢复？这取决于你的中断服务程序。你需要确保ISR能在下一个PWM周期开始前清除故障标志并重新配置PWM，否则会丢失周期。对于高频开关（如100kHz），这个时间窗口非常紧张。

一个可靠的实践是：使用硬件比较器直接驱动TZ引脚，实现纳秒级硬件保护；同时在GPIO上也连接该故障信号，用于触发CPU中断，在中断中进行故障记录、系统状态保存和软恢复决策。这就是硬件保护与软件管理相结合的策略。

3. 通信接口时序详解与配置

3.1 SPI接口主从模式时序精讲

SPI通信的稳定性完全由时序匹配决定。SM320F28335-HT的SPI时序参数非常详细，需要根据主从模式、时钟极性(CPOL)和时钟相位(CPHA)仔细对应。

主模式时序分析（以Clock Phase=0为例）：查看Table 6-31，我们关注几个核心参数：

• tc(SPC)M(SPICLK周期)：由LSPCLK和SPIBRR决定，tc(SPC)M = LSPCLK / (SPIBRR + 1)。手册限制了最大主模式发送时钟为25MHz。假设LSPCLK=75MHz，要得到10MHz的SPI时钟，则SPIBRR = (75/10) - 1 = 6.5，取整为6或7会产生微小误差，需根据实际需求选择。
• tsu(SOMI-SPCL)M(主入数据建立时间)：最小35ns。这意味着从设备必须在主设备时钟沿到来之前至少35ns就将数据放到MISO线上。这个时间约束的是从设备的输出速度。
• tv(SPCL-SOMI)M(主入数据保持时间)：最大值是0.5tc(SPC)M - 0.5tc(LCO) - 10ns。这意味着在主设备时钟沿到来之后，从设备的数据必须保持有效一段时间。这个时间约束的是主设备的采样窗口。

配置要点与避坑指南：

1. 时钟极性(CPOL)与相位(CPHA)选择：必须与从设备严格匹配。通常从设备手册会规定。CPOL=0表示时钟空闲时为低，CPHA=0表示在时钟的第一个边沿采样。最常见的模式是(CPOL=0， CPHA=0)和(CPOL=0， CPHA=1)。
2. SPIBRR奇偶性影响：当(SPIBRR+1)为奇数时，时钟高低脉宽不对称（见tw(SPCH)M和tw(SPCL)M的公式）。这可能导致在高速通信时，如果从设备对时钟占空比敏感，会出现问题。通常，为了获得对称的50%占空比时钟，应尽量配置(SPIBRR+1)为偶数。
3. 从设备片选(SPISTE)时序：手册指出，主模式下SPISTE在有效时钟边沿前至少0.5tc(SPC)变为低，并在最后一个数据位的接收沿后0.5tc(SPC)变高。这要求你的从设备在片选无效期间必须处于高阻态，避免总线冲突。

3.2 外部接口时序与XINTF配置实战

XINTF是连接外部存储器（如SRAM、FPGA、AD/DA）的桥梁，其时序配置最为复杂，但也最灵活。核心是理解Lead（建立）、Active（有效）、Trail（保持）三个周期，并通过XTIMING寄存器进行配置。

时钟模式与对齐：首先根据Table 6-36确定XTIMCLK和XCLKOUT。XTIMCLK是内部时序基准，XCLKOUT是输出给外部设备的时钟。XCLKOUT可以是XTIMCLK或XTIMCLK/2。这个选择直接影响信号的对齐边沿。

• 当XCLKOUT = XTIMCLK时，所有控制信号的变化都与XCLKOUT的上升沿对齐。
• 当XCLKOUT = XTIMCLK/2时，信号的变化可能对齐XCLKOUT的上升沿或下降沿，这取决于该变化点距离访问起始点的XTIMCLK周期数是奇数还是偶数。例如，一个在奇数个XTIMCLK周期后发生的信号变化，会对齐到XCLKOUT的下降沿。这在连接对时钟边沿有特定要求的外设时需要特别注意。

XTIMING寄存器配置步骤：

1. 确定访问类型：读访问还是写访问？配置XRDLEAD/XWRLEAD，XRDACTIVE/XWRACTIVE，XRDTRAIL/XWRTRAIL。
2. 确定XREADY模式：
   • USEREADY=0：忽略XREADY信号。此时只需满足最小周期要求：XRDLEAD/XWRLEAD ≥ 1，XRDACTIVE/XWRACTIVE ≥ 0，XRDTRAIL/XWRTRAIL ≥ 0。这是最简单的情况，适用于访问速度固定的存储器。
   • USEREADY=1， READYMODE=0：同步XREADY模式。要求Lead ≥ 1 tc(XTIM)，Active ≥ 2 tc(XTIM)。外部设备在特定的XCLKOUT边沿之前拉低XREADY可以插入等待周期。
   • USEREADY=1， READYMODE=1：异步XREADY模式。要求最严格：Lead ≥ 1 tc(XTIM)，Active ≥ 2 tc(XTIM)，且Lead + Active ≥ 4 tc(XTIM)。异步模式抗干扰能力更强，但时序要求更复杂。
3. 计算实际时间：根据公式（如LR = XRDLEAD × tc(XTIM)，当X2TIMING=0时）将配置的周期数转换为纳秒时间。然后对照外部存储器的数据手册，检查地址建立时间(tsu)、数据有效时间(ta)、数据保持时间(th)是否满足要求。必须满足最严格的一方。
4. 考虑X2TIMING：此位可以将Lead/Active/Trail周期延长一倍，用于连接更慢速的设备，而无需降低XTIMCLK频率。

读写时序参数应用：以读时序（Table 6-37， 6-38）为例：

• ta(A)：从地址有效到数据有效的最大访问时间。你的存储器数据手册中的tAA（地址访问时间）必须小于(LR+AR) - 16 ns。
• tsu(XD)XRD：数据在XRD变高前必须保持稳定的最小时间（14ns）。这对应存储器手册的tOEH（输出使能保持时间）。
• td(XCOHL-XRDL)：XCLKOUT边沿到XRD变低的延迟（最大0.5ns）。这个值很小，意味着XRD几乎紧随时钟边沿变化。

一个配置实例：假设连接一个tRC（读周期时间）= 55ns的异步SRAM，XTIMCLK = 150MHz (tc(XTIM)≈6.67ns)，XCLKOUT = XTIMCLK， 不使用XREADY。

1. 目标：总访问时间（Lead+Active+Trail）要大于等于55ns。
2. 配置尝试：设XRDLEAD=2，XRDACTIVE=6，XRDTRAIL=1。
   • LR = 2 * 6.67 = 13.34ns
   • AR = (6 + 0 + 1) * 6.67 = 46.69ns（WS=0，因为不用XREADY）
   • TR = 1 * 6.67 = 6.67ns
   • 总时间 = 13.34 + 46.69 + 6.67 = 66.7ns > 55ns， 满足。
3. 验证关键参数：ta(A) = (LR+AR) - 16 = (13.34+46.69) - 16 = 44.03ns。需要确保SRAM的tAA小于44.03ns。

4. 其他关键外设时序要点

4.1 eCAP与eQEP模块时序精要

eCAP（增强型捕获）：其关键参数tw(CAP)（捕获输入脉冲宽度）决定了能准确测量的最小脉冲。在异步模式下，最小需要2个SYSCLKOUT周期。例如，150MHz下，最小可捕获约13.3ns的脉冲。如果输入信号可能更窄（如高速编码器信号），则必须启用输入限定器进行滤波，但要注意这会引入延迟。eCAP常用于精确测量脉冲宽度或周期，例如测量电源的开关频率或传感器的脉冲间隔。

eQEP（增强型正交编码器脉冲）：这是连接光电编码器的接口。其时序要求（Table 6-25）确保了在高速运动下也能正确解码位置和速度。

• tw(QEPP)：QEP输入信号的最小周期。同样，在异步模式下为2个SYSCLKOUT周期。这决定了编码器可读取的最高频率。例如，150MHz下，理论最高频率为75MHz，但实际受限于输入滤波和软件处理开销。
• td(CNTR)xin：外部时钟输入到计数器递增的延迟，最大为4个SYSCLKOUT周期。这个延迟在进行高速位置环计算时必须考虑进去，它构成了位置反馈的总延迟的一部分。
• 索引和选通信号：INDEX和STROBE信号的宽度要求与正交信号类似。这些信号通常用于零位复位或同步采样，其稳定的时序对归零精度至关重要。

4.2 外部中断与ADC触发时序

外部中断（XNMI， XINT1， XINT2）的时序（Table 6-28， 6-29）决定了系统对外部事件的响应速度。

• tw(INT)：中断输入脉冲的最小宽度。同步模式下为1个SYSCLKOUT周期。这意味着一个短于6.67ns（150MHz下）的毛刺可能不会被识别为有效中断，这本身是一种简单的硬件滤波。
• td(INT)：从中断输入有效到CPU开始取中断向量的延迟，最大为tw(IQSW) + 12 tc(SCO)。如果启用了输入限定器（tw(IQSW)），这个延迟会显著增加。对于需要极速响应的保护中断（如过流），必须权衡抗干扰性和响应速度。通常，这类关键中断会禁用限定器，并在硬件上做好滤波。

外部ADC启动转换（ADCSOCAO/BO）的时序（Table 6-27）允许DSP精确控制ADC的采样时刻。tw(ADCSOCAL)是低电平脉冲的最小宽度（32个HSPCLK周期）。这个脉冲用于触发ADC的采样保持电路。在电机控制中，通常将PWM的特定点（如计数器为0时）与ADCSOC关联，以实现对相电流的同步采样，消除PWM开关噪声的影响，这是实现高精度FOC控制的关键一步。

5. 系统级时序设计与调试经验

5.1 时钟树配置与时序余量计算

所有外设时序的基准都是时钟。SM320F28335-HT的时钟树较为复杂，需要正确配置PLL、HSPCLK、LSPCLK和SYSCLKOUT。一个常见的错误是未正确分频，导致外设时钟超出其额定频率（如SPI的25MHz限制）。

时序余量计算是硬件设计的必修课。以SPI通信为例，我们需要建立一个“时序预算”：

1. 主设备输出时序：根据数据手册，计算主设备数据在时钟边沿后何时有效（tv(SPCL-SIMO)M）。
2. PCB走线延迟：高速信号（如>50MHz）在PCB上的传播延迟不可忽略。典型FR4板材的延迟约为150ps/inch。计算从DSP引脚到从设备引脚的走线延迟。
3. 从设备输入要求：查阅从设备数据手册，找到其数据建立时间(tsu_slave)和保持时间(th_slave)要求。
4. 验证：必须满足：
   • 主设备数据有效时间 + PCB延迟 > 从设备tsu_slave
   • 主设备数据保持时间 + PCB延迟 > 从设备th_slave如果不满足，则需要降低SPI时钟频率，或者调整时钟相位(CPHA)，改变数据采样的边沿。

5.2 基于示波器的时序调试实战技巧

理论计算再完美，也需要实测验证。示波器是调试时序最有力的工具。

1. 探头与接地：一定要使用探头配套的接地弹簧针，而不是长长的鳄鱼夹地线，后者会引入巨大的电感，导致观测到的信号振铃严重，失真。对于高频时钟信号（如XCLKOUT），建议使用有源探头或高带宽无源探头。
2. 触发与测量：以SPI调试为例。将示波器的一个通道设置为SPICLK的边沿触发。然后添加tsu（建立时间）和th（保持时间）的自动测量项，测量MISO相对于SPICLK边沿的时间。观察测量值是否稳定，且大于数据手册要求的最小值（并留有至少20%的余量）。
3. 排查故障：
   • 信号质量差：如果看到严重的过冲、振铃或边沿缓慢，问题可能在硬件：终端电阻是否匹配？走线是否过长？电源去耦是否足够？在DSP输出端串联一个22-33欧姆的小电阻，是改善信号完整性的常用方法。
   • 时序违规：如果测量到的tsu为负（数据在时钟沿之后才变化），说明从设备响应太慢。尝试降低SPI时钟频率，或者检查从设备的供电电压和时钟配置。
   • 间歇性错误：在电机启动等大电流切换时刻出现通信错误，很可能是电源噪声或地噪声干扰。用示波器同时观察通信信号和电源轨，看是否有毛刺耦合。确保模拟地和数字地单点连接，电源层分割合理。

5.3 软件配置中的常见陷阱与优化

1. 外设时钟使能顺序：在初始化外设（如ePWM， SPI）前，必须先通过PCLKCR0、PCLKCR1寄存器使能其时钟。一个易错点是，修改了LSPCLK或HSPCLK的分频后，没有重新初始化依赖此时钟的外设，导致其工作异常。
2. GPIO复用配置时机：将引脚配置为外设功能（如SPISIMO）时，需要在初始化外设模块之前完成GPIO的复用设置。否则，外设可能无法正确驱动或读取引脚。
3. 中断延迟管理：对于ePWM的周期中断、eQEP的索引中断等，中断服务程序的执行时间必须远小于中断周期。如果中断处理过于复杂，会导致错过后续中断或使系统响应变慢。对于高频率中断，应只做最必要的操作（如设置标志），将复杂处理移到后台主循环中。
4. XINTF区域配置的冲突：芯片的XINTF区域（Zone0， Zone6， Zone7）有固定的地址映射和片选信号。确保你的外部设备地址落在正确的区域内，并且不同区域的配置（等待状态、XREADY模式）符合各自所连接设备的要求。错误配置会导致访问失败或数据损坏。