1. 项目概述与核心价值

在嵌入式音频系统开发中，如何让一颗高性能的数字信号处理器（DSP）与一个独立的音频编解码器（Codec）高效、稳定地“对话”，是决定整个系统音频链路质量的关键。十多年前，当我在一个车载多媒体项目上第一次尝试将TI的TMS320C6713 DSP与一颗AC‘97编解码器对接时，面对那一堆时序图、寄存器手册和零散的应用笔记，着实走了不少弯路。今天，我想把这段踩坑填坑的经历，结合TI官方的应用报告SPRA528A，系统地梳理一遍，重点聚焦于如何将TMS320C6000系列DSP的多通道缓冲串行端口（McBSP）配置为AC‘97音频编解码器的数字控制器，并以TLV320AIC27这颗经典Codec为例进行详解。

这个方案的核心价值在于，它提供了一种标准化、高可靠性的音频接口实现方式。AC‘97标准虽然诞生于PC时代，但其清晰的架构和稳定的电气特性，使其在众多嵌入式音频应用中依然生命力旺盛。通过McBSP模拟AC‘97控制器，我们无需额外的专用音频接口芯片，直接利用DSP片上资源，就能构建一个完整的数字音频前端。这对于成本敏感、板卡空间受限，同时又对音频处理能力有要求的嵌入式设备（如工业录音设备、专业音频处理器、高级语音交互终端）来说，是一个非常经典且实用的选择。整个配置过程，本质上是对McBSP这个高度灵活的串行接口进行一次“精准塑形”，让它严格按照AC-Link的协议规范来收发数据，其中对时钟、帧同步、数据格式的配置是重中之重，也是新手最容易出错的地方。

2. 硬件接口设计与信号连接解析

要让McBSP扮演好AC‘97控制器的角色，第一步就是正确连接硬件。AC‘97标准定义的“AC-Link”是一个5线制的数字串行接口，这五根线缺一不可，每根线都有其明确的时序要求和电气特性。

2.1 关键信号定义与连接关系

根据SPRA528A文档和TLV320AIC27的数据手册，我们需要关注以下五个核心信号，并建立它们与McBSP引脚之间的映射关系：

1. SYNC (帧同步信号)：这是整个数据通信的节拍器，由数字控制器（本例中为McBSP）产生，标志着一帧数据的开始。它需要连接到McBSP的FSX（发送帧同步）输出引脚。在AC‘97协议中，SYNC是一个固定频率为48kHz的周期性脉冲信号。
2. BITCLK (位时钟信号)：这是数据传输的基准时钟，由音频编解码器（AIC27）产生并输出。它需要连接到McBSP的CLKS（外部时钟输入）引脚。AIC27通常外接一颗24.576MHz的晶振，内部二分频后产生12.288MHz的BITCLK输出。这个时钟将作为McBSP采样率生成器（SRG）的输入源，并最终用于产生SYNC信号和数据移位。
3. SDATAOUT (串行数据输出)：这是从控制器（McBSP）发送到编解码器（AIC27）的数据线，承载着需要被DAC转换为模拟信号的音频数据，以及对Codec的控制命令。它对应McBSP的DX（串行数据发送）引脚。
4. SDATAIN (串行数据输入)：这是从编解码器（AIC27）发送到控制器（McBSP）的数据线，承载着ADC采集到的音频数据，以及Codec的状态信息。它对应McBSP的DR（串行数据接收）引脚。
5. RESETB (复位信号)：这是一个低电平有效的复位信号，用于唤醒AIC27使其退出省电模式，或进行硬件复位。它不是一个AC-Link协议规定的必须由控制器产生的信号，但通常由控制器管理。在示例中，它被连接到McBSP的一个通用输出引脚，如TOUT0。

注意：电平匹配。文档中特别提到，由于TLV320AIC27的数字接口电压（DVDD）为3.3V，而TMS320C6000系列DSP的IO电压通常也为3.3V，因此在这个特定组合下，无需进行电平转换。如果你的DSP是1.8V或2.5V的IO，那么必须加入电平转换电路，否则会损坏器件或导致通信不稳定。

2.2 连接示意图与电气考量

将上述关系整理成表格，可以更清晰地看到硬件对接方案：

在实际布线时，有几点经验之谈：

• 时钟信号（BITCLK/CLKS）应作为高速信号处理，走线尽量短，并远离其他数字信号线，必要时进行包地处理，以减少抖动（Jitter），因为时钟抖动会直接转化为音频数据的采样时间误差，影响音质。
• 数据线（SDATAIN/OUT）和同步线（SYNC）应等长布线，以确保信号在接收端能同时被采样，避免建立/保持时间违例。
• RESETB信号虽然频率低，但建议加上拉电阻（例如10kΩ）到AIC27的DVDD，确保在上电或DSP引脚处于高阻态时，Codec处于确定的非复位状态。

3. McBSP寄存器配置的深度剖析

硬件连接是骨架，寄存器配置才是灵魂。McBSP的灵活性就体现在其丰富的可编程寄存器上。要让它模拟AC‘97控制器，我们需要对几个关键寄存器进行精确配置。这个过程不是简单的填数值，而是要理解每个比特位在AC‘97通信场景下的意义。

3.1 采样率生成器寄存器（SRGR）配置

SRGR寄存器负责产生帧同步信号FSX（即AC‘97的SYNC）和内部数据时钟CLKG。其配置直接决定了通信的基本时序。

• CLKSM (位29) = 0：这个设置至关重要。它告诉McBSP，采样率生成器的时钟源来自外部引脚CLKS，也就是AIC27提供的12.288MHz BITCLK。McBSP自身不再产生时钟。
• FSGM (位28) = 1：帧同步信号FSX由采样率生成器内部产生，而不是由外部输入或由特定的数据帧触发。
• FPER (位27:16) = 0xFF (十进制255)：这是帧周期寄存器。帧周期 = (FPER + 1) 个 CLKG 周期。设置为255，则帧周期为256个BITCLK周期。因为BITCLK频率为12.288MHz，所以帧频率 = 12.288MHz / 256 = 48kHz。这完美匹配了AC‘97标准要求的固定48kHz帧率。
• FWID (位15:8) = 0xF (十进制15)：这是帧同步脉冲宽度寄存器。脉冲宽度 = (FWID + 1) 个 CLKG 周期。设置为15，则脉冲宽度为16个BITCLK周期。这也是AC‘97协议规定的SYNC信号有效（高电平）的宽度。
• CLKGDV (位7:0) = 0：由于CLKSM选择了外部CLKS，CLKG的频率由输入时钟决定。CLKGDV是分频系数，设置为0表示CLKG频率等于输入CLKS频率，即12.288MHz。

为什么这样配置？核心思想是让McBSP的时序完全“跟随”AIC27。AIC27是主时钟提供者（Master for Clock），McBSP作为控制器，在时钟上是从设备（Slave）。由AIC27产生的、频率固定的BITCLK驱动整个通信链路，保证了时钟源的单一性和稳定性，避免了两个器件各自产生时钟可能带来的同步问题。

3.2 接收与发送控制寄存器（RCR/XCR）配置

RCR和XCR寄存器定义了数据帧的格式，这是实现AC‘97双相位帧结构的关键。

• R/XPHASE (位31) = 1：选择双相位（Dual-Phase）帧格式。这是AC‘97帧的典型特征，一帧数据分为两个部分（Phase）。
• R/XFRLEN1 (位14:8) = 0x0：Phase 1的帧长度设置为1个元素。在AC‘97中，Phase 1就是TAG相位，固定为16位，即1个16位的元素。
• R/XWDLEN1 (位7:5) = 0x2：Phase 1的每个元素字长为16位。这对应了TAG相位的16比特。
• R/XFRLEN2 (位30:24) = 0xB (十进制11)：Phase 2的帧长度设置为12个元素。AC‘97的DATA相位由12个时隙（Slot）组成。
• R/XWDLEN2 (位23:21) = 0x3：Phase 2的每个元素字长为20位。这对应了每个Slot的20比特（16位音频数据 + 4位控制/状态位）。
• R/XDATDLY (位17:16) = 0x1：数据延迟设置为1个比特时钟周期。这是配置中最容易忽略但极其重要的一点。它定义了帧同步信号FSX有效后，数据从第几个BITCLK周期开始传输。设置为1，意味着在FSX上升沿后的第2个BITCLK上升沿才开始传输数据。查看AC‘97时序图（图7）可知，SYNC信号在BITCLK上升沿同步，并在下一个BITCLK上升沿开始传输TAG相位数据，这正好是1个BITCLK周期的延迟。如果这里设置错误（例如设为0），数据将会提前或延后一个时钟，导致整个数据帧错位，通信完全失败。

3.3 引脚控制寄存器（PCR）配置

PCR寄存器主要配置引脚的工作模式。

• FSXM (位11) = 1：FSX（帧同步发送）由McBSP内部产生（即由SRGR产生）。
• FSRM (位10) = 1：FSR（帧同步接收）也由McBSP内部产生。注意：虽然AC‘97接口中我们没有使用FSR信号（因为同步是单向的，由控制器发起），但根据McBSP的工作机制，当使用内部采样率生成器时，通常需要将FSRM也设置为内部生成，以保证接收逻辑有正确的帧同步参考。这是一个常见的“隐藏”配置点。
• FSXP/FSRP (位3/2) = 0：帧同步信号高电平有效（Active High）。这与AC‘97协议中SYNC高电平有效的规定一致。

3.4 配置总结与寄存器映射表

将上述所有关键配置项汇总，并附上TI芯片支持库（CSL）中对应的宏定义，方便在代码中直接使用：

4. AC‘97帧格式与McBSP数据流详解

理解了硬件和寄存器配置，我们还需要深入数据层面，看McBSP是如何组织数据流来匹配AC‘97独特的帧结构的。AC‘97的每一帧都是一个256比特的时分复用（TDM）流，被清晰地划分为两个阶段（Phase）。

4.1 帧结构分解：TAG相位与DATA相位

• Phase 1: TAG相位 (16位)：这是一帧的控制头。对于从控制器到编解码器的下行帧（SDATAOUT），其首位是“有效帧”标志位（Valid Frame Bit）。如果该位为1，表示本帧的DATA相位中至少有一个时隙（Slot）包含有效数据。后续的12位则是一个位图（Slot Valid Bitmap），每一位对应DATA相位中的一个时隙（Slot 1~12），指示该时隙是否包含有效数据。对于从编解码器到控制器的上行帧（SDATAIN），其首位是“编解码器就绪”标志位（Codec Ready Bit），后续12位同样是Slot有效位图。
• Phase 2: DATA相位 (240位)：紧接着TAG相位，由固定的12个时隙（Slot）组成，每个时隙20位。这12个时隙有固定的用途，例如Slot 1和2通常用于左右声道的PCM音频数据，Slot 3用于主音量控制，其他Slot用于各种混音、音调控制等。每个时隙的20位中，高16位是有效数据（如16位音频样本），低4位常作为控制或状态位，或者填充0。

4.2 McBSP如何映射此帧结构

这正是配置RCR/XCR为双相位帧的精妙之处。McBSP会严格按照我们的配置来解析和组装数据流：

1. 当一帧开始时，McBSP检测到内部产生的FSX上升沿。
2. 由于RDATDLY/XDATDLY=1，它会等待一个BITCLK周期。
3. 然后开始处理Phase 1：它知道这个相位只有1个元素（RFRLEN1/XFRLEN1=0），且元素长度是16位（RWDLEN1/XWDLEN1=2）。对于发送，它会将你写入DXR寄存器的第一个16位数据作为TAG相位发出；对于接收，它会将接收到的前16位数据存入DRR，作为TAG相位。
4. Phase 1结束后，自动进入Phase 2：McBSP知道这个相位有12个元素（RFRLEN2/XFRLEN2=0xB），每个元素20位（RWDLEN2/XWDLEN2=3）。接下来，它会连续处理12个20位的数据单元。对于发送，你需要依次向DXR写入12个32位数据（低20位有效）；对于接收，DRR会依次更新12次，每次提供20位数据（存储在32位寄存器的低20位）。

实操心得：数据对齐与缓存管理。在DSP内存中准备发送数据缓冲区或处理接收数据缓冲区时，必须严格遵循[16位TAG] + [12个20位DATA]的格式。由于20位不是字节（8位）或半字（16位）的整数倍，在内存中存放和DMA传输时，通常使用32位（一个字）来存储每个20位数据，并确保数据在寄存器的正确位置（通常是低20位）。DMA或CPU在访问时需要做好掩码和移位操作。这是一个常见的出错点，特别是当使用C语言操作时，不注意数据类型的对齐和位域处理，会导致音频数据错乱或控制命令失效。

4.3 时序波形解读

结合图7的时序图，我们可以清晰地看到整个通信过程：

1. BITCLK (12.288MHz)由AIC27持续提供。
2. SYNC (FSX, 48kHz)由McBSP的SRG产生，在BITCLK上升沿同步，高电平宽度为16个BITCLK周期，周期为256个BITCLK周期。
3. 在SYNC变高后的下一个BITCLK上升沿（即1 BITCLK延迟后），SDATAOUT (DX)开始输出TAG相位的第1位。
4. TAG相位传输16个BITCLK周期后，紧接着开始传输DATA相位的第1个时隙（Slot 1）的第1位，依此类推，直到12个时隙共240位传输完毕。
5. SDATAIN (DR)的时序与SDATAOUT类似，只是数据方向相反，由AIC27在BITCLK上升沿驱动数据，McBSP在下降沿采样。

5. 系统初始化与数据搬移实战

寄存器配置好只意味着McBSP准备好了，要让整个音频流水线跑起来，还需要正确的上电、复位序列，以及高效的数据搬运机制（通常是DMA/EDMA）。这是从静态配置到动态运行的关键一步。

5.1 初始化步骤详解

根据文档和最佳实践，一个稳健的初始化流程应遵循以下步骤：

1. 复位音频编解码器：通过将RESETB信号（如连接至TOUT0）拉低至少1微秒，确保AIC27完全复位。拉低后，需要软件延时等待一段时间（文档示例中是一个循环），再将其拉高。这个延时必须足够长，确保满足AIC27复位脉冲宽度的最小要求。
2. 确保McBSP处于复位状态：在配置McBSP寄存器之前，应确保其发送器和接收器已禁用。通过设置串口控制寄存器（SPCR）中的XRST = RRST = 0，将McBSP的发送和接收逻辑置于复位状态。
3. 配置McBSP寄存器：按照第3章所述的数值，依次配置RCR、XCR、SRGR、PCR等寄存器。特别注意：此时不要设置SPCR中的GRST=1（即不要启动采样率生成器）。
4. 启动采样率生成器：将SPCR中的GRST位设置为1。此时，采样率生成器开始工作，但由于CLKSM配置为外部时钟，它需要等待有效的BITCLK输入才能产生正确的CLKG和FSX。
5. 配置并启动DMA/EDMA：这是实现“无CPU干预”连续音频数据传输的核心。需要根据使用的是传统DMA还是增强型EDMA（C64x等后续DSP支持），配置相应的通道。
   • 同步事件：DMA/EDMA通道需要与McBSP的接收事件（REVT0）和发送事件（XEVT0）同步。这意味着每当McBSP收到一个完整的元素（20位数据）或准备好发送一个新元素时，就会触发一次DMA/EDMA传输。
   • 数据缓冲区：需要为发送和接收分别开辟循环缓冲区。缓冲区大小需要能容纳若干完整的AC‘97帧（每帧13个元素：1个16位TAG + 12个20位数据）。DMA/EDMA配置为“乒乓”模式或自动重载模式，以实现连续传输。
   • 中断服务程序（ISR）：为DMA/EDMA传输完成中断（TCINT）挂接ISR。在ISR中，通常处理已经满/空的半个缓冲区，并重新配置DMA参数以处理下一个半缓冲区，实现“乒乓”操作。
6. 唤醒AIC27并启动时钟：将RESETB信号拉高，AIC27退出复位状态。稍作延时（等待晶振起振稳定），AIC27的BITCLK引脚开始输出12.288MHz时钟。
7. 使能McBSP收发器：将SPCR中的XRST和RRST位设置为1，使能McBSP的发送和接收逻辑。此时，McBSP开始检测CLKS引脚上的BITCLK。
8. 启动帧同步：将SPCR中的FRST位设置为1，启动帧同步信号生成。在FRST置位后，经过8个CLKG时钟周期，第一个FSX（SYNC）帧同步脉冲将会产生。这个FSX被AIC27在BITCLK下降沿采样到，随后双方即在下一个BITCLK上升沿开始TAG相位数据的传输。

注意事项：顺序的重要性。这个顺序是经过验证的“金科玉律”。绝对不能先启动McBSP的帧同步再给AIC27上电，否则McBSP会产生无效的同步信号，可能导致AIC27状态混乱。必须先让AIC27提供稳定的BITCLK，再让McBSP基于此时钟产生同步信号。

5.2 DMA/EDMA配置要点解析

以文档附录中的EDMA配置代码片段为例，我们看看关键参数：

// 接收通道 (REVT0) 配置示例 (简化) EDMA_configArgs(hEdma1, EDMA_OPT_RMK( EDMA_OPT_PRI_HIGH, EDMA_OPT_ESIZE_32BIT, // 元素大小32位，因为20位数据我们用32位字存储 ... EDMA_OPT_TCINT_YES, // 使能传输完成中断 EDMA_OPT_TCC_OF(13), // 传输完成码，用于中断识别 EDMA_OPT_LINK_YES, // 使能链接，传输完成后自动加载新参数 EDMA_OPT_FS_NO // 帧同步？此处指EDMA传输模式，与McBSP的FS无关 ), EDMA_SRC_RMK(MCBSP_ADDRH(hMcbsp0, DRR)), // 源地址：McBSP数据接收寄存器 EDMA_DST_RMK((Uint32)edmaInbuff), // 目的地址：输入缓冲区 EDMA_CNT_RMK(frame_count * element_count, 1), // 传输计数：总元素数 x 1维 ... );

• EDMA_OPT_ESIZE_32BIT：尽管每个音频时隙是20位，但我们在内存中通常用32位整型来存储，方便处理。因此DMA也配置为每次传输32位。
• EDMA_OPT_LINK_YES：这是实现连续音频流的关键。当一次传输（例如搬完一个缓冲区）完成后，EDMA会自动从指定的参数RAM（PaRAM）链接地址加载下一组传输参数，从而实现循环缓冲区的自动切换，无需CPU干预。
• 源/目的地址：接收时，源是McBSP的DRR寄存器；发送时，目的是McBSP的DXR寄存器。地址模式通常设置为“递增”，以便在内存缓冲区中顺序存放/读取数据。

6. 常见问题排查与调试技巧

在实际项目中，配置完成后没有声音，或者声音杂音、断断续续是最常见的问题。根据我的经验，可以按照以下流程进行排查：

6.1 问题排查流程图（文字描述版）

1. 检查基础：电源与时钟

   • 测量：使用示波器测量AIC27的晶振引脚是否有24.576MHz正弦波？幅度是否正常？
   • 测量：测量AIC27的BITCLK输出引脚是否有12.288MHz的方波？测量McBSP的CLKS引脚是否有同样的信号？确保时钟信号干净、无过冲。
   • 确认：AIC27的DVDD（数字电源）是否为稳定的3.3V？AVDD（模拟电源）是否干净？

2. 检查同步信号

   • 测量：用示波器同时测量BITCLK和McBSP的FSX（SYNC）引脚。FSX是否为48kHz？脉冲宽度是否为16个BITCLK周期（约1.3us）？是否在BITCLK上升沿对齐？
   • 验证寄存器：确认SRGR中FPER和FWID的值计算正确，CLKSM=0，FSGM=1。

3. 检查数据信号

   • 测量：在FSX有效期间，测量SDATAOUT（DX）和SDATAIN（DR）引脚。是否有数据变化？数据变化是否发生在FSX有效后的第2个BITCLK上升沿（即DATDLY=1的效果）？可以用示波器的持久显示模式，观察多帧数据，看波形是否规律。
   • 软件环回测试：一种有效的调试方法是先将McBSP配置为内部数字环回模式（设置SPCR中的DLB=1），让发送的数据直接环回到接收端。编写一个简单的测试程序，发送固定的数据模式（如0xAAAA5555），然后在接收端检查是否收到相同的数据。这可以排除外部Codec硬件问题，先验证McBSP自身的配置和数据通路是否正确。

4. 检查数据内容与格式

   • 逻辑分析仪：如果条件允许，使用逻辑分析仪抓取SYNC、BITCLK、SDATAOUT、SDATAIN四线信号，按照AC‘97协议进行解码。查看TAG相位的数据是否正确（例如，下行TAG的首位Valid Frame Bit是否置1？Slot有效位图是否设置正确？）。
   • 内存查看：在DSP的接收缓冲区设置断点，查看接收到的原始数据。第一个32位数据应该是TAG相位（低16位有效）。后续的12个32位数据应该是各个Slot的内容。检查这些数据是否符合预期（例如，播放静音时，音频Slot数据可能为0；录音时，数据应有变化）。

5. 检查DMA/EDMA操作

   • 中断：DMA/EDMA的传输完成中断是否正常触发？可以在ISR中设置一个翻转的GPIO引脚，用示波器查看中断频率是否与音频帧率（48kHz）匹配（注意，DMA中断是缓冲区完成中断，频率更低）。
   • 缓冲区指针：检查“乒乓”缓冲区的切换逻辑是否正确。常见的错误是缓冲区指针计算错误，导致数据覆盖或读取错误地址。
   • 同步事件：确认DMA/EDMA通道是否正确映射到了McBSP的REVT0和XEVT0事件。

6.2 典型问题与解决方案速查表

调试这类音频接口，示波器和逻辑分析仪是必不可少的工具。特别是逻辑分析仪，配合AC‘97协议解码插件，可以直观地看到每一帧、每一个Slot的数据内容，对于定位协议层面的问题效率极高。在软件层面，充分利用DSP的仿真器和CCS的实时内存查看、寄存器查看功能，也能快速定位配置错误或数据异常。

最后，分享一个我个人的小技巧：在项目初期，可以先用一个简单的、查询方式的McBSP数据收发程序（不用DMA），每次只发送一帧固定的测试数据（比如TAG设为0x8001表示Slot 1有效，然后在Slot 1填充一个固定的正弦波样本）。用示波器抓取波形，并与理论计算对比。这个方法虽然效率低，但能最直接地验证硬件连接和McBSP基础配置是否正确，为后续引入复杂的DMA和中断处理扫清障碍。当这个简单的测试通过后，再加入DMA和中断逻辑，复杂度就变得可控了。