| 内存区域 | 起始地址 | 结束地址 | 大小 | 可访问主设备 | 关键特性 | 推荐用途 | 别名地址 |
| ITCM | 0x0000 0000 | 0x0000 FFFF | 64KB | M7, MDMA | 零等待，取指令最快 | 时间关键中断代码 | |
| DTCM | 0x2000 0000 | 0x2001 FFFF | 128KB | M7, MDMA | M7 数据零等待 | MSP 栈、.data/.bss、实时变量 | |
| AXI SRAM | 0x2400 0000 | 0x2407 FFFF | 512KB | All except BDMA | 64-bit AXI，带宽最高 | FreeRTOS 堆 + LWIP 协议内存 | |
| SRAM1 | 0x3000 0000 | 0x3001 FFFF | 128KB | All except BDMA | AHB D2，可与 ETH 并发 | CPU 数据、UART/ADC DMA 缓冲 | 0x1000 0000 |
| SRAM2 | 0x3002 0000 | 0x3003 FFFF | 128KB | All except BDMA | AHB D2，可与 CPU 并发 | ETH DMA 描述符 + RX/TX 缓冲 | 0x1002 0000 |
| SRAM3 | 0x3004 0000 | 0x3004 7FFF | 32KB | All except BDMA | AHB D2 | USB/ETH 额外缓冲、双核共享 | 0x1004 0000 |
| SRAM4 | 0x3800 0000 | 0x3800 FFFF | 64KB | Most masters | D3 域，D1/D2 掉电可保持 | BDMA 缓冲、低功耗保留数据 | |
| Backup SRAM | 0x3880 0000 | 0x3880 0FFF | 4KB | Most masters | VBAT 供电 | 电池备份数据、RTC 寄存器扩展 | |
| (绿色部分)系统SRAM总计：512 + 128 + 128 + 32 + 64 = 864KB（不含DTCM/ITCM/Backup） | |||||||
| 给 D2 SRAM 增加低地址别名（0x1000xxxx），让 M4 可以在低地址执行代码、高地址操作数据，维持其哈佛架构的取指 / 访数并行特性与兼容性 物理地址 0x3000xxxx：M4 当数据内存访问（读写变量、DMA） 别名地址 0x1000xxxx：M4 当指令内存访问（取指、跑程序） 同一块物理 RAM，两个地址，用途分开，匹配 M4 的哈佛架构：低地址 = 指令、高地址 = 数据 | |||||||