从课堂点名到芯片调度：用Round Robin算法解决FPGA设计中的"公平性"难题

想象一下大学课堂上的场景：当老师提出问题时，前排学生总是抢先举手，而后排同学即使知道答案也难获发言机会。这种"马太效应"在芯片设计中同样存在——当多个处理器核心争抢内存资源时，强势主设备可能垄断访问权，导致其他核心陷入"饥饿"状态。Round Robin算法就像一位经验丰富的教师，通过巧妙的轮询机制确保每个学生都能获得均等的发言机会。

1. 公平性困境与轮询调度原理

在FPGA系统架构中，当多个主设备（如CPU核心、DMA引擎、硬件加速器）需要访问共享资源（内存控制器、外设接口）时，仲裁器就像交通警察般决定谁获得通行权。固定优先级仲裁的缺陷显而易见：

• 优先级固化：高优先级设备连续抢占资源
• 响应延迟：低优先级设备可能长期等待
• 吞吐量下降：资源利用率不均衡

Round Robin算法通过动态优先级调整打破这种僵局。其核心机制可概括为：

1. 初始状态：所有请求者平等排队
2. 仲裁规则：
   • 当前获得许可的设备在下一轮降至最低优先级
   • 其他设备优先级相应提升
3. 循环特性：确保每个请求者都能周期性获得访问权

以4主设备系统为例的仲裁过程：

关键观察：第三周期时，虽然设备0再次发起请求，但必须等待设备2先获得服务

2. 硬件实现的艺术：两种RTL设计范式

2.1 动态优先级重构法

这种设计思路延续了固定优先级仲裁器的架构，但引入了优先级动态调整机制：

module arbiter_base #(parameter NUM_REQ = 4) ( input [NUM_REQ-1:0] req, input [NUM_REQ-1:0] base, // 动态优先级输入 output [NUM_REQ-1:0] gnt ); wire [2*NUM_REQ-1:0] double_req = {req, req}; wire [2*NUM_REQ-1:0] double_gnt = double_req & ~(double_req - base); assign gnt = double_gnt[NUM_REQ-1:0] | double_gnt[2*NUM_REQ-1:NUM_REQ]; endmodule

关键创新点：

• base信号作为可配置的优先级基准
• 采用环形缓冲区思想处理优先级回绕
• 每个周期根据历史授权更新base值

优势：

• 代码简洁（约15行核心逻辑）
• 与固定优先级设计兼容性好

局限：

• 2N位宽减法器影响时序
• 大位宽请求时面积开销较大

2.2 请求屏蔽法

更工业化的实现采用双仲裁器并行架构：

module round_robin_arbiter #(parameter N = 16) ( input clk, input rst, input [N-1:0] req, output [N-1:0] grant ); // 主逻辑：生成掩码请求 wire [N-1:0] req_masked = req & pointer_reg; wire no_req_masked = ~(|req_masked); // 双仲裁器结构 wire [N-1:0] grant_masked = priority_arb(req_masked); wire [N-1:0] grant_unmasked = priority_arb(req); // 输出选择 assign grant = no_req_masked ? grant_unmasked : grant_masked; // 掩码更新逻辑 always @(posedge clk) begin if (rst) pointer_reg <= {N{1'b1}}; else if (|req) begin pointer_reg <= no_req_masked ? gen_new_mask(req) : gen_mask(grant_masked); end end endmodule

性能优化点：

• 关键路径仅增加1级选择器
• 面积效率比方案1提升30%以上
• 支持任意位宽参数化设计

3. 验证策略与调试技巧

3.1 测试场景设计

完整的验证方案应覆盖以下边界条件：

1. 基础功能测试

   • 单请求持续测试
   • 全请求压力测试
   • 随机请求序列测试

2. 公平性验证

   def test_fairness(): grants = [0]*4 for _ in range(1000): req = random.getrandbits(4) grant = arbiter.arbitrate(req) grants[grant.bit_length()-1] += 1 assert max(grants) - min(grants) < 100 # 偏差<10%

3. 时序约束检查

   • 建立/保持时间验证
   • 最大时钟频率测试

3.2 调试信号设计

建议添加以下观测点：

调试技巧：在Vivado中设置触发条件为"某设备连续3次请求未获授权"

4. 高级优化与变种算法

4.1 加权轮询(Weighted RR)

为不同设备分配权重系数：

module weighted_rr #(parameter N=4) ( input [N-1:0] req, input [N*3-1:0] weights, // 每个设备3bit权重 output [N-1:0] gnt ); // 权重计数器逻辑 reg [N*3-1:0] credit_cnt; always @(posedge clk) begin if (grant) credit_cnt[grant*3 +: 3] <= weights[grant*3 +: 3]; else credit_cnt <= credit_cnt - |credit_cnt; end // 仲裁逻辑 assign gnt = (|credit_cnt) ? priority_arb(req & |credit_cnt) : rr_arb(req); endmodule

4.2 矩阵轮询(Matrix Arbiter)

解决传统RR的"队首阻塞"问题：

1. 维护N×N优先级矩阵
2. 每个周期更新优先级关系
3. 选择满足req[i] && (∀j, Pij > Pji)的设备

性能对比：

在实际项目中，Xilinx的AXI Interconnect采用改进型RR算法，通过流水线化设计在400MHz下实现128路仲裁，延迟控制在3个时钟周期内。这种设计特别适合异构计算场景，比如当AI加速器需要与多个CPU核心共享DDR通道时，既能保证实时性要求高的视频处理数据流，又不会阻塞后台数据分析任务的内存访问。