1. 项目概述与核心价值

在嵌入式系统开发，尤其是涉及精密测量、电机控制或多传感器数据融合的实时应用中，模数转换器（ADC）的性能往往直接决定了整个系统的上限。我们通常关注ADC的分辨率、采样率和精度，但一个常被忽视却至关重要的维度是采样时序的精确控制。想象一下，你需要同时测量三相电机的两相电流，或者需要捕捉一个高频信号但单个ADC的采样率已到极限，这时该怎么办？仅仅配置好采样通道和触发源是远远不够的，你需要深入到ADC模块的“心脏”——寄存器层面，去精细地编排每一次采样的“节拍”。

Tiva™ TM4C129x系列微控制器集成的ADC模块，其强大之处不仅在于高达2MSPS的采样率和12位的精度，更在于它提供了一套完整的、寄存器级的采样时序控制机制。这其中，ADC采样相位控制寄存器（ADCSPC）和ADC处理器采样序列启动寄存器（ADCPSSI）是实现高级采样模式的关键。通过它们，我们可以实现两种极具价值的采样策略：并发采样（Concurrent Sampling）和交错采样（Skewed Sampling）。前者能让两个独立的ADC模块在同一时钟沿精确地捕获不同信号，实现真正的同步；后者则能让两个ADC模块像“接力赛”一样错开采样时刻，从而将系统的等效采样率翻倍。

本文将彻底拆解ADCSPC和ADCPSSI寄存器的工作原理，并结合其他关键寄存器（如ADCSSTSHn、ADCSAC等），手把手带你从寄存器位域配置到实际代码实现，完成这两种高级采样模式的部署。我会分享在实际电机控制和高速数据采集项目中积累的配置心得、时序计算方法和避坑指南，让你不仅能看懂数据手册，更能用得精准、用得放心。

2. 核心寄存器深度解析与设计思路

要实现精密的采样时序控制，我们必须先理解Tiva™ ADC模块中几个相互关联的核心寄存器。它们共同构成了一个灵活的采样“调度系统”。

2.1 ADC采样相位控制寄存器（ADCSPC）

这是实现采样延迟控制的“总开关”。其偏移地址为0x024，核心是一个4位的PHASE字段（位[3:0]）。

PHASE字段详解：这个字段定义了从标准采样时刻开始，插入的延迟周期数。其值从0x0到0xF，分别对应0到15个ADC时钟周期的延迟。这里的“标准采样时刻”，指的是在满足所有触发条件（如定时器触发、软件触发）后，ADC模块在没有相位延迟情况下开始采样保持（Sample-and-Hold）操作的那个时钟边沿。

它的核心价值在于提供了时序偏移的能力：

• 当两个ADC模块的PHASE值设置为相同时，它们将在完全相同的ADC时钟周期开始采样，这是实现并发采样的基础。
• 当两个ADC模块的PHASE值设置为不同时，后一个ADC的采样启动时刻将相对于前一个ADC产生固定的延迟，这是实现交错采样的基础。

注意：PHASE延迟影响的是采样启动时刻，而非整个转换周期。一个完整的ADC转换包含采样保持时间（由ADCSSTSHn寄存器控制）和固定的12个时钟周期的转换时间。PHASE延迟是在采样保持阶段开始前插入的。

2.2 ADC处理器采样序列启动寄存器（ADCPSSI）

这是启动采样序列的“发令枪”，偏移地址为0x028。除了基本的SS0-SS3位用于启动四个采样序列器外，它包含了实现同步采样的两个关键位：SYNCWAIT（位27）和GSYNC（位31）。

SYNCWAIT（同步等待位）：

• 当此位置1时，对应的ADC模块在收到启动命令（SSn位置1）后，并不会立即开始采样，而是进入一种“待命”状态。
• 它等待一个全局的同步信号（即GSYNC位被置位）到来后，才与其他同样处于SYNCWAIT状态的ADC模块同时开始采样。

GSYNC（全局同步位）：

• 这是一个“只写一次即生效”的触发位。当软件向某个ADC模块的ADCPSSI寄存器的GSYNC位写入1时，所有当前SYNCWAIT位为1的ADC模块将立即解除等待状态，在同一ADC时钟边沿开始执行采样。
• 该位在写入后会自动清零。

两者的配合逻辑是并发采样的核心：

1. 配置ADC0，并写入其ADCPSSI寄存器，设置SSn和SYNCWAIT=1。ADC0进入等待。
2. 配置ADC1，并写入其ADCPSSI寄存器，设置SSn和SYNCWAIT=1。ADC1进入等待。
3. 最后，向ADC1（或ADC0，但通常选择最后一个配置的模块）的ADCPSSI寄存器写入，设置SSn和GSYNC=1。
4. 此时，ADC0和ADC1同时开始采样。这个“同时”是硬件级别的，精度在单个ADC时钟周期内。

2.3 ADC采样序列采样与保持时间寄存器（ADCSSTSHn）

这个寄存器家族（n=0~3）控制着每个采样序列中，每一步采样对应的采样保持时间（TSH）。TSH值决定了模拟输入信号被连接到内部采样电容上进行充电的时间，这对于保证采样精度，尤其是驱动高阻抗源时至关重要。

在并发或交错采样的语境下，ADCSSTSHn寄存器的配置变得异常重要：

• 对于并发采样：为了实现真正的同步，不仅两个ADC模块的PHASE值要相同，它们用于采样的对应步骤的TSH值也必须严格一致。例如，ADC0和ADC1都使用序列器0（SS0）的第一步采样，那么ADC0_ADCSSTSH0和ADC1_ADCSSTSH0寄存器中，对应第一步的TSH值必须配置为相同的时钟周期数。
• 对于交错采样：为了计算精确的相位差，需要确保两个ADC模块的TSH值是已知且固定的。通常的做法是将两个ADC模块对应采样步骤的TSH值设置为相同，这样相位差就只由PHASE字段的差值决定，计算和验证都更简单。

2.4 其他相关寄存器简述

• ADC采样平均控制寄存器（ADCSAC）：控制硬件过采样平均。在交错采样提升等效采样率的场景下，通常不启用或仅启用低倍率平均，以避免引入额外的转换延迟，破坏交错时序。
• ADC数字比较器中断状态与清除寄存器（ADCDCISC）：用于处理基于比较器的中断。在复杂的同步采样系统中，可能用于监控特定通道的电压阈值。
• ADC控制寄存器（ADCCTL）：主要配置电压参考源（内部VDDA/GNDA或外部VREFA+/-）。重要提示：此寄存器的配置对所有ADC模块全局生效，不能为不同模块设置不同的参考源。
• ADC采样序列输入多路选择器（ADCSSMUXn）与控制（ADCSSCTLn）寄存器：定义每个采样序列每一步采样的输入通道、是否使用温度传感器、是否为差分输入、是否产生中断以及序列在哪里结束。这是构建采样序列内容的核心。
• ADC采样序列结果FIFO（ADCSSFIFOn）与状态（ADCSSFSTATn）寄存器：用于读取转换结果和管理FIFO状态。在高速交错采样时，需要高效地读取FIFO数据，防止溢出。

3. 并发采样（Concurrent Sampling）配置实战

并发采样的目标是让两个ADC模块在同一时刻开始对不同的模拟输入进行采样。这常用于需要严格同步测量多个相关信号的场景，比如无刷直流电机（BLDC）控制中，需要同时采样两相电流以计算第三相和进行Clark/Park变换。

3.1 配置步骤与代码实现

假设我们需要使用ADC0的序列器0（SS0）采样AIN2（电流A），ADC1的序列器0（SS0）采样AIN3（电流B），并进行并发采样。

步骤1：系统时钟与ADC时钟配置首先确保ADC模块的时钟（ADCClk）已正确使能并分频。Tiva™ ADC的时钟由系统时钟分频而来，最高支持16MHz。为了获得较好的性能，通��设置在12-16MHz。

// 假设系统时钟为120MHz，配置ADC时钟为15MHz (120 / 8 = 15) SYSCTL->RCGCADC |= (1 << 0) | (1 << 1); // 使能ADC0和ADC1模块时钟 SYSCTL->SRCR2 &= ~(SYSCTL_SRCR2_ADC0 | SYSCTL_SRCR2_ADC1); // 确保ADC0/1不在休眠复位状态 while(!(SYSCTL->PRADC & 0x3)); // 等待ADC0和ADC1外设就绪 // 配置ADC0时钟分频为8分频 ADC0->PC = ADC_PC_SR_125K; // 先设置一个速率，实际时钟由SS位控制 ADC0->ACTSS = 0; // 禁用所有采样序列器以进行配置 ADC0->CC = ADC_CC_CS_SYSPLL; // 时钟源选择系统PLL // 注意：TM4C129x的ADC时钟分频在ADCCTL寄存器中可能没有直接位，需参考数据手册PLL配置或使用默认。 // 配置ADC1，时钟配置通常与ADC0一致 ADC1->ACTSS = 0;

步骤2：配置采样序列器内容配置每个ADC模块的采样序列器，定义要采样的通道、采样模式等。

// 配置ADC0 SS0：单次采样，采样AIN2 ADC0->SSPRI = 0x0123; // 设置采样序列器优先级（可选，SS0最高） ADC0->EMUX = 0x0000; // 触发源选择为软件触发（默认） ADC0->SSMUX0 = 2; // SS0的第0步采样AIN2 ADC0->SSCTL0 = ADC_SSCTL0_IE0 | ADC_SSCTL0_END0; // 使能中断，并标记为序列结束 ADC0->SAC = ADC_SAC_AVG_2X; // 可选：2倍硬件平均 ADC0->SSTSH0 = 0x4; // 设置第0步的采样保持时间为4个ADC时钟（示例值，需根据信号源阻抗调整） // 配置ADC1 SS0：单次采样，采样AIN3 ADC1->SSPRI = 0x0123; ADC1->EMUX = 0x0000; ADC1->SSMUX0 = 3; // SS0的第0步采样AIN3 ADC1->SSCTL0 = ADC_SSCTL0_IE0 | ADC_SSCTL0_END0; ADC1->SAC = ADC_SAC_AVG_2X; ADC1->SSTSH0 = 0x4; // 必须与ADC0的SSTSH0值相同！

步骤3：配置采样相位与同步启动这是并发采样的核心。将两个ADC的PHASE设为相同（通常为0），并利用SYNCWAIT和GSYNC位。

// 1. 设置相同的采样相位（无延迟） ADC0->ADCSPC = 0x0; // PHASE = 0 ADC1->ADCSPC = 0x0; // PHASE = 0， 必须与ADC0相同 // 2. 使能采样序列器 ADC0->ACTSS |= ADC_ACTSS_ASEN0; // 使能ADC0的SS0 ADC1->ACTSS |= ADC_ACTSS_ASEN0; // 使能ADC1的SS0 // 3. 启动并发采样流程 // 先配置并启动ADC0，但让其等待 ADC0->ADCPSSI |= (ADC_PSSI_SS0 | ADC_PSSI_SYNCWAIT); // 再配置并启动ADC1，也让其等待 ADC1->ADCPSSI |= (ADC_PSSI_SS0 | ADC_PSSI_SYNCWAIT); // 最后，通过置位GSYNC位，同时释放所有等待的ADC模块 ADC1->ADCPSSI |= ADC_PSSI_GSYNC; // 注意：GSYNC位写入后会自动清零。上述代码中，向ADC1写入GSYNC=1，会同时触发ADC0和ADC1开始采样。

步骤4：中断服务程序（ISR）与数据读取采样完成后，ADC会触发中断（如果已使能）。在ISR中需要读取数据并清除中断标志。

void ADC0Seq0_Handler(void) { uint32_t adc0_value; uint32_t adc1_value; // 读取ADC0 SS0 FIFO数据 adc0_value = ADC0->SSFIFO0 & 0xFFF; // 12位数据 // 清除ADC0中断标志 ADC0->ISC |= ADC_ISC_IN0; // 注意：ADC1的中断是独立的，需要在其自己的ISR中处理 // 但由于是并发采样，两个中断几乎同时发生，可以在一个联合ISR或紧密耦合的代码中处理 } void ADC1Seq0_Handler(void) { uint32_t adc1_value; adc1_value = ADC1->SSFIFO0 & 0xFFF; ADC1->ISC |= ADC_ISC_IN0; }

3.2 并发采样关键注意事项与心得

1. TSH一致性是硬性要求：数据手册明确强调，并发采样时，两个ADC模块对应采样步骤的TSH值必须完全相同。如果ADC0的SSTSH0设为0x4（4个时钟），而ADC1的设为0x6，那么即使PHASE和SYNCWAIT/GSYNC配置正确，两个ADC模块采样保持阶段的开始时刻相同，但保持时间不同，会导致采样窗口的中心点实际上有偏移，破坏了严格的同步性。在电机控制中，这可能会引入电流测量的相位误差，影响FOC算法的准确性。

2. 中断处理的时序考量：虽然采样是同时开始的，但由于微控制器内核处理中断的优先级和响应时间，ADC0Seq0_Handler和ADC1Seq0_Handler的执行可能会有微小的先后顺序。对于要求极端同步性的应用，更好的做法是：

   • 使用DMA将两个ADC的FIFO数据自动搬运到内存的指定位置，完全规避中断延迟。
   • 如果必须用中断，可以考虑将两个ADC的中断优先级设置为相同，并确保中断服务程序尽可能短小高效。读取数据后，可以打上一个时间戳（使用高精度定时器），后续数据处理时再根据时间戳进行对齐。

3. 参考电压源必须一致：ADCCTL寄存器的VREF位是全局设置。并发采样时，两个ADC模块必须使用相同的电压参考源（同为内部VDDA/GNDA或同为外部VREFA+/-）。否则，即使采样时刻同步，转换结果的基准也不同，数据无法直接比较或运算。

4. 验证同步性：在实际硬件上，如何验证两个ADC是否真的做到了“同时”采样？一个实用的方法是：将两个ADC的输入通道短接，连接到同一个稳定的直流电压源（例如，MCU的VDDA/2）。然后进行并发采样，采集大量数据点，分别计算ADC0和ADC1的读数。理论上，两者的读数应该完全一致（忽略微小的DNL/INL误差）。如果存在固定的、显著的偏移，则说明同步可能有问题，需要检查PHASE和TSH配置。

4. 交错采样（Skewed Sampling）配置实战

交错采样的目标是通过让两个ADC模块的采样时刻错开半个（或几分之一个）采样周期，从而将系统的整体等效采样率提升最高一倍。例如，单个ADC最高采样率为1MSPS，通过两个ADC交错采样，理论上可以获得2MSPS的等效采样率。

4.1 相位差计算与配置原理

交错采样的核心是计算并设置正确的PHASE差值。数据手册给出了一个计算特定相位滞后（如180°）的公式：PHASE_lagging = (TSHn + 12) / 2

公式解读：

• TSHn：采样保持阶段的ADC时钟周期数。
• 12：固定的12位逐次逼近型（SAR）ADC转换所需的时钟周期数。
• (TSHn + 12)：一个完整的“采样+转换”周期所消耗的总ADC时钟数。
• 除以2：为了得到180°的相位差（即半个周期）。

举例说明：假设TSHn = 4（采样保持4个时钟），ADC转换固定需要12个时钟。

• 总周期 = 4 + 12 = 16个ADC时钟。
• 180°相位差对应的延迟 = 16 / 2 = 8个ADC时钟。
• 因此，滞后ADC的PHASE值应设置为0x8（十进制8）。

如果领先的ADC设置PHASE = 0x0，滞后的ADC设置PHASE = 0x8，那么滞后的ADC将在领先的ADC开始采样后，延迟8个ADC时钟周期才开始其采样操作。这样，两个ADC的采样点就在时间轴上均匀地交错开了。

4.2 配置步骤与代码实现

目标：使用ADC0和ADC1对同一个模拟输入（AIN0）进行交错采样，实现等效采样率翻倍。

步骤1：基础配置（时钟、序列器）

// 使能时钟、禁用序列器等步骤与并发采样类似，此处省略... // 假设ADC时钟已配置为16MHz。 // 配置ADC0 SS0：采样AIN0 ADC0->SSMUX0 = 0; // AIN0 ADC0->SSCTL0 = ADC_SSCTL0_END0; // 单次采样，结束序列，暂不使能中断 ADC0->SSTSH0 = 0x4; // 设置TSH = 4个时钟 // 配置ADC1 SS0：同样采样AIN0 ADC1->SSMUX0 = 0; // AIN0 ADC1->SSCTL0 = ADC_SSCTL0_END0; ADC1->SSTSH0 = 0x4; // TSH必须与ADC0相同，这是计算相位差的前提

步骤2：计算并设置交错相位

// 计算180度相位差对应的PHASE值 uint32_t tsh = 4; // 与SSTSH0设置一致 uint32_t total_cycle = tsh + 12; // 总周期 = TSH + 12 uint32_t phase_lag = total_cycle / 2; // 180度滞后 // 设置相位 ADC0->ADCSPC = 0x0; // 领先ADC，相位为0 ADC1->ADCSPC = phase_lag; // 滞后ADC，相位为8 (0x8) // 验证phase_lag不能超过0xF（15） if(phase_lag > 0xF) { // 错误处理：TSH设置过大，导致计算出的相位延迟超出寄存器范围 }

步骤3：连续触发与数据采集交错采样通常需要连续运行。我们可以配置一个定时器来周期性地触发ADC采样。

// 配置一个定时器（例如Timer0）来产生周期性的触发信号 // 假设我们希望等效采样率为1.6MSPS（单个ADC为800kSPS） // ADC时钟16MHz，单个ADC完成一次采样转换需 4(TSH) + 12 = 16周期，即1us。 // 定时器触发周期应设置为1us。 TIMER0->CFG = TIMER_CFG_32_BIT_TIMER; TIMER0->TAMR = TIMER_TAMR_TAMR_PERIODIC; // 周期模式 TIMER0->TAILR = (SystemCoreClock / 1000000) - 1; // 装载值，假设系统时钟与定时器时钟同源 TIMER0->CTL |= TIMER_CTL_TAEN; // 配置ADC触发源为定时器 ADC0->EMUX = (ADC0->EMUX & ~ADC_EMUX_EM0_M) | ADC_EMUX_EM0_TIMER; ADC1->EMUX = (ADC1->EMUX & ~ADC_EMUX_EM0_M) | ADC_EMUX_EM0_TIMER; // 使能ADC序列器 ADC0->ACTSS |= ADC_ACTSS_ASEN0; ADC1->ACTSS |= ADC_ACTSS_ASEN0; // 启动定时器 TIMER0->CTL |= TIMER_CTL_TAEN;

步骤4：数据读取与重组此时，ADC0和ADC1会以固定的相位差被定时器触发。我们需要高效地读取两个FIFO中的数据，并按照时间顺序交错合并。

// 使用DMA或高效的中断服务程序读取数据 volatile uint16_t adc_interleaved_buffer[BUFFER_SIZE * 2]; volatile uint32_t buffer_index = 0; void ADC0Seq0_Handler(void) { if(buffer_index < BUFFER_SIZE * 2) { // ADC0的数据放在偶数索引位置 adc_interleaved_buffer[buffer_index] = ADC0->SSFIFO0 & 0xFFF; buffer_index++; } ADC0->ISC |= ADC_ISC_IN0; } void ADC1Seq0_Handler(void) { if(buffer_index < BUFFER_SIZE * 2) { // ADC1的数据放在奇数索引位置 adc_interleaved_buffer[buffer_index] = ADC1->SSFIFO0 & 0xFFF; buffer_index++; } ADC1->ISC |= ADC_ISC_IN0; }

在这个例子中，adc_interleaved_buffer数组最终存储的数据顺序将是：ADC0_sample1,ADC1_sample1,ADC0_sample2,ADC1_sample2, ...，从而实现了采样点的交错。

4.3 交错采样关键注意事项与心得

1. 信号带宽与抗混叠：将等效采样率提升一倍后，系统的奈奎斯特频率也提高了一倍。你必须确保输入信号的带宽不超过新的奈奎斯特频率，否则仍会发生混叠。例如，单个ADC 1MSPS时，奈奎斯特频率为500kHz。交错采样到2MSPS后，奈奎斯特频率为1MHz。你需要在信号进入ADC之前，使用一个截止频率至少低于1MHz的抗混叠滤波器。很多工程师只关注提升采样率，却忽略了滤波器，导致采集到的数据包含高频噪声的混叠成分，结果反而更差。

2. 相位误差与校准：理论上，PHASE延迟是精确的ADC时钟周期整数倍。但在实际硬件中，两个ADC模块之间的模拟路径（从输入引脚到采样电容）可能存在微小的延迟差异（ps到ns级别）。对于极高精度的应用，这种固有的偏置（Offset）和增益（Gain）误差需要校准。一个简单的校准方法是：输入一个已知的直流或低频正弦波，分别采集两个ADC的大量数据，计算它们之间的平均偏移和增益系数，在软件中进行补偿。

3. TSH一致性的重要性：公式PHASE = (TSHn + 12)/2成立的前提是两个ADC的TSHn值相同。如果TSH不同，总周期就不同，计算出的“半周期”也就失去了意义。因此，在配置交错采样时，务必检查并确保两个ADC模块ADCSSTSHn寄存器中对应采样步骤的值完全一致。

4. DMA是必备选项：对于高速交错采样（例如等效采样率超过500kSPS），使用中断来读取每个数据点会带来巨大的CPU开销和不确定性。强烈建议使用DMA。Tiva™的ADC模块支持在FIFO非空时触发DMA请求。你可以为ADC0和ADC1分别配置DMA通道，将数据自动搬运到内存中两个独立的缓冲区或一个交织的缓冲区。这不仅能解放CPU，还能确保数据不会因为中断响应延迟而丢失。

5. 验证交错效果：一个直观的验证方法是：输入一个频率已知（但低于等效采样率奈奎斯特频率）的正弦波信号。用交错采样模式采集一段数据，然后绘制波形。观察波形是否光滑连续。如果存在明显的“台阶”或周期性畸变，可能是相位计算错误、TSH不一致或两个ADC的增益/偏移不匹配导致的。

5. 高级应用：结合并发与交错的混合采样模式

在一些更复杂的应用中，我们可能需要同时运用这两种技术。例如，一个系统有四个模拟信号需要监测：两个需要严格同步（如电机电流IA, IB），另外两个是高频信号，需要更高的等效采样率。

思路：

• 使用并发采样让ADC0和ADC1同时采集IA和IB。
• 使用交错采样让ADC0和ADC1在完成电流采样后，分别以相位差的方式轮流采集两个高频信号（CH1, CH2）。

挑战：这需要动态地重配置ADC的采样序列和PHASE寄存器，或者在两个ADC模块上配置多个采样序列，并通过优先级和触发逻辑进行切换。这涉及到更复杂的序列器配置（例如，使用多个采样步骤，或使用PWM触发在不同时刻触发不同的序列），对软件时序控制的要求极高。通常，这种复杂需求会促使工程师评估是否使用更高级的、带有更多ADC模块或更灵活调度器的微控制器。

6. 常见问题排查与调试技巧实录

在实际项目中配置这些高级ADC功能时，你几乎一定会遇到问题。下面是我踩过的一些坑和总结的排查方法。

6.1 问题：并发采样时，两个ADC的数据明显不同步，存在固定偏移。

排查步骤：

1. 检查TSH寄存器：这是最常见的原因。使用调试器或通过代码打印，确认ADC0->SSTSH0和ADC1->SSTSH0（以及其他用到的SSTSHn）的值是否完全一致。一个十六进制的差异就足以破坏同步。
2. 检查PHASE寄存器：确认ADC0->ADCSPC和ADC1->ADCSPC的PHASE字段是否都设置为0x0。
3. 检查触发流程：确认SYNCWAIT和GSYNC的配置流程是否正确。正确的顺序是：配置ADC0 -> 写ADC0的PSSI（带SYNCWAIT）-> 配置ADC1 -> 写ADC1的PSSI（带SYNCWAIT）->最后写任意一个ADC的PSSI（带GSYNC）。GSYNC位只需要写一次。
4. 使用逻辑分析仪：如果条件允许，使用逻辑分析仪探测ADC模块的“采样开始”信号（某些MCU会提供此类调试信号）或相关的GPIO翻转。在启动采样的代码前后翻转一个GPIO，测量两个ADC启动信号之间的时间差。

6.2 问题：交错采样后，重组波形出现周期性失真或“重影”。

排查步骤：

1. 验证相位计算：重新核算PHASE值。确保TSHn取值正确，并且公式(TSHn + 12) / 2计算无误。注意，PHASE寄存器只能设置0-15的整数。如果计算结果不是整数，说明你的TSHn和时钟配置无法实现精确的180°交错，可能需要调整TSHn或ADC时钟分频。
2. 检查输入信号质量：如之前强调，检查抗混叠滤波器。用示波器直接观察ADC输入引脚上的信号，看是否有高频噪声或振铃。
3. 进行ADC通道匹配性测试：将同一个稳定的直流电压（如通过电阻分压得到的VDDA/2）分别连接到两个ADC的输入通道。在非交错模式下（都设PHASE=0），分别采集大量数据，计算每个ADC的均值。如果两个均值存在显著的系统性偏差，说明两个ADC通道存在固有的偏移误差。需要在软件中对其中一个通道的数据进行加减补偿。
4. 检查DMA/中断冲突：在高速数据流下，确保DMA搬运或中断处理有足够的带宽，且缓冲区不会溢出。检查ADC溢出状态寄存器ADCOSTAT和ADCUSTAT。

6.3 问题：使能SYNCWAIT后，ADC完全不采样。

排查步骤：

1. 确认GSYNC位已被写入：SYNCWAIT就像一个“闸门”，GSYNC是打开闸门的信号。如果只设置了SYNCWAIT而从未写入GSYNC=1，ADC将永远等待。检查代码流程，确保最后一步有对GSYNC位的写操作。
2. 检查GSYNC写入的寄存器地址：GSYNC位在ADCPSSI寄存器中。确保你写入的是正确的ADC模块基地址偏移0x028。常见错误是写错了ADC模块（例如，本该写ADC1的PSSI来发GSYNC，却写到了ADC0）。
3. 检查序列器使能状态：在写入PSSI寄存器启动序列之前，必须通过ACTSS寄存器使能对应的采样序列器（ASENn位）。如果序列器未使能，设置SSn位是无效的。

6.4 调试技巧：利用GPIO进行“软件示波器”调试

在没有逻辑分析仪的情况下，可以利用GPIO来可视化关键时序点，这是一种非常有效的调试手段。

// 在关键代码处插入GPIO翻转 void StartConcurrentSampling(void) { GPIO_PIN_TOGGLE(DEBUG_PORT, DEBUG_PIN1); // 标记开始配置 // ... 配置ADC0， 写入SYNCWAIT ... GPIO_PIN_TOGGLE(DEBUG_PORT, DEBUG_PIN2); // 标记ADC0配置完成 // ... 配置ADC1， 写入SYNCWAIT ... GPIO_PIN_TOGGLE(DEBUG_PORT, DEBUG_PIN3); // 标记ADC1配置完成 // ... 写入GSYNC ... GPIO_PIN_TOGGLE(DEBUG_PORT, DEBUG_PIN4); // 标记GSYNC已发出 } // 在ADC中断服务程序中 void ADC0Seq0_Handler(void) { GPIO_PIN_TOGGLE(DEBUG_PORT, DEBUG_PIN5); // ADC0采样完成 // ... 读取数据 ... } void ADC1Seq0_Handler(void) { GPIO_PIN_TOGGLE(DEBUG_PORT, DEBUG_PIN6); // ADC1采样完成 // ... 读取数据 ... }

用示波器同时观察DEBUG_PIN4（GSYNC发出）、DEBUG_PIN5和DEBUG_PIN6，可以清晰地看到GSYNC触发后，两个ADC中断响应的先后顺序和延迟，对于分析同步性非常有帮助。

深入理解并熟练运用Tiva™ ADC的采样相位控制与同步采样技术，能将你的嵌入式系统数据采集能力提升一个维度。这不仅仅是配置几个寄存器，更是对系统时序、信号完整性和软件架构的深刻把握。从严格的寄存器配置到实际的避坑经验，希望这篇长文能成为你手边可靠的参考。在实际项目中，多动手测试，善用工具验证，这些高级功能将会成为你解决复杂工程问题的利器。