// Xilinx FPGA全局时钟缓冲，原生输出正反相时钟，无门延迟 BUFGCE_DIV #( .CE_TYPE("SYNC"), .DIVIDE(1) ) u_bufg ( .CE(1'b1), .CLR(1'b0), .I(clk_in), .O(clk), // 原相时钟 .OB(clk_n) // 原生反向时钟，无额外反相延迟 );266.需要双边沿触发时，直接对时钟取反会不会出问题
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真实记录编程学习的某一天，欢迎挑你感兴趣的翻一翻。