声学相机JTAG链路设计：基于Xilinx KU5P FPGA的实战方案-三亩地-编程学习日记

在声学相机这类高性能嵌入式产品的研发中，硬件调试与程序烧录是贯穿整个开发周期的核心环节。很多工程师在项目初期，往往将精力集中于主控芯片的功能实现，而忽略了调试接口的选型与设计，导致后期调试效率低下、生产烧录困难，甚至需要飞线补救。本文将围绕Xilinx Kintex UltraScale+ KU5P FPGA这款高性能核心，深入剖析其JTAG 链路的完整设计，从协议原理、芯片选型到电路设计，提供一套可直接用于声学相机等高速信号处理产品的实战方案。无论你是硬件工程师、FPGA开发者还是系统架构师，都能从中获得从理论到落地的完整指导。

1. JTAG 核心概念与在声学相机中的角色

在深入KU5P的具体设计之前，我们必须清晰理解JTAG是什么，以及它在复杂系统（如声学相机）中不可替代的价值。

JTAG（Joint Test Action Group）最初是一种用于印刷电路板（PCB）和集成电路（IC）测试的工业标准（IEEE 1149.1）。如今，它的功能已远超最初的边界测试（Boundary Scan），成为嵌入式系统开发中最核心的调试与编程接口。

1.1 JTAG 的三大核心功能

对于一个以KU5P为核心，可能还包含多个ARM处理器、DDR存储、高速ADC/DAC的声学相机系统，JTAG链路承担着以下关键使命：

程序烧录与更新：这是最基本也是最频繁的操作。通过JTAG，我们可以将编译好的FPGA比特流（Bitstream）、ARM处理器的固件（Firmware）甚至引导程序（Bootloader）直接写入芯片内部的非易失性存储器（如Flash）或易失性配置存储器中。
在线调试与追踪：在FPGA开发中，我们可以通过JTAG使用ChipScope/Vivado Logic Analyzer等工具，实时捕获内部信号的波形，定位逻辑错误。对于ARM处理器，JTAG是连接调试器（如J-Link， DAPLink）的桥梁，支持单步执行、断点设置、寄存器查看等高级调试功能。
生产测试与诊断：利用JTAG的边界扫描功能，可以在产品组装完成后，测试PCB上各芯片引脚之间的连接是否可靠（开路、短路），无需物理探针，极大提高了生产测试的覆盖率和效率。

1.2 声学相机系统的JTAG链路特点

声学相机通常需要处理海量的麦克风阵列数据，并进行实时的波束形成与声源成像计算。其硬件系统特点决定了JTAG设计的特殊性：

多器件菊花链：系统可能包含KU5P FPGA、一个或多个ARM应用处理器、配置Flash、DDR控制器等。这些器件通常通过JTAG串联成一个“菊花链（Daisy Chain）”，共用一套JTAG接口进行访问。
高速时钟需求：为了提升比特流下载和调试数据吞吐量，降低生产时间，需要尽可能提高JTAG时钟（TCK）频率。这对链路稳定性和信号完整性提出了要求。
电压域复杂：KU5P的Bank电压、ARM核电压、IO电压可能不同，JTAG接口的电平需要正确匹配。
空间与成本敏感：作为集成度高的设备，需要选择体积小、性价比高的JTAG接口芯片或方案。

理解这些背景后，我们就能明白，为KU5P设计JTAG链路，绝非仅仅是连接TCK、TMS、TDI、TDO四根线那么简单，它是一项关乎开发效率、生产良率和产品可靠性的系统工程。

2. 环境与设计前提

在进行具体设计前，明确我们的设计环境和目标：

核心主控：Xilinx Kintex UltraScale+ KU5P FPGA。这是设计的中心，所有JTAG链路都以其为起点或关键节点进行规划。
辅助器件：可能包含Xilinx Zynq UltraScale+ MPSoC（内部含ARM处理器）、独立的ARM Cortex-A/M系列处理器、SPI Flash配置存储器等。
设计工具：Xilinx Vivado（用于FPGA比特流生成与硬件管理）、ARM DS-5/Keil/IAR（用于ARM调试）、各芯片厂商的编程软件。
调试工具：商用JTAG调试器（如Xilinx Platform Cable USB II， SEGGER J-Link）或开源的FTDI方案。
目标产品：声学相机或类似的高速嵌入式信号处理设备。

本文的示例和参数将基于上述常见环境，具体项目中请务必参考对应芯片的最新数据手册。

3. JTAG 协议与接口原理拆解

要做出正确的选型与设计，必须深入理解JTAG的信号与状态机。

3.1 标准JTAG接口信号定义

一个完整的JTAG接口通常包含以下信号（以下以20Pin 0.1英寸间距接口为例，这也是最常用的调试接口之一）：

引脚号	信号名称	方向 (对调试器)	描述
1	VTREF	输入	目标板参考电压。这是最关键的一根线，用于告知调试器目标板的IO电压电平，确保信号电平匹配。
2	VCC	输出	从调试器输出给目标板的电源（通常为3.3V或5V），用于给目标板上的电平转换芯片或缓冲器供电。注意：很多设计选择不由调试器供电，此引脚悬空。
3	nTRST	输出	测试复位（低有效）。用于异步复位JTAG的TAP控制器。非必需，很多芯片内部有上电复位。
4	GND	-	地线。
5	TDI	输出	测试数据输入。数据从调试器串行输入到目标芯片链。
6	GND	-	地线。
7	TMS	输出	测试模式选择。控制JTAG TAP状态机的转换。
8	GND	-	地线。
9	TCK	输出	测试时钟。为JTAG通信提供时钟。
10	GND	-	地线。
11	TDO	输入	测试数据输出。数据从目标芯片链串行输出到调试器。
12	GND	-	地线。
13	(可选) RTCK	输入	返回时钟。用于自适应时钟，ARM调试常用，FPGA一般不接。
14	GND	-	地线。
15	(系统) nSRST	输出	系统复位。用于复位整个目标板，非常有用。
16	GND	-	地线。
17	(可选) DBGRQ	输出	调试请求（ARM相关）。
18	GND	-	地线。
19	(可选) DBGACK	输入	调试应答（ARM相关）。
20	GND	-	地线。

核心信号只有4个：TMS, TCK, TDI, TDO。nTRST和RTCK等为可选信号。VTREF至关重要，用于电平匹配。

3.2 JTAG TAP 状态机

JTAG的操作完全由TAP（Test Access Port）控制器的状态机驱动。TMS信号在TCK上升沿被采样，其值决定了状态机的跳转。

+---+ +---+ | |<---1---|Test-Logic/ | | | | | Reset |--0->| | +---+ +--------+ +---+ |1 |0/1 v v +-------------+ 1 0 +-------------+ | Run-Test/ |<----------| Select-DR | | Idle |---------->| Scan | +-------------+ 1 +-------------+ |0 |0 v v +-------------+ 1 0 +-------------+ | Select-IR |<----------| Capture-DR| | Scan |---------->| | +-------------+ 1 +-------------+ |0 |0 v v (进入IR扫描序列) (进入DR扫描序列)

Test-Logic-Reset：初始状态，JTAG逻辑被禁用。
Run-Test/Idle：空闲状态，在数据扫描操作间等待。
数据寄存器（DR）扫描路径：用于读写芯片的数据（如读写FPGA的寄存器）。
指令寄存器（IR）扫描路径：用于发送指令（如选择要访问的边界扫描链、启动编程等）。

通过控制TMS信号序列，调试器可以引导状态机进入所需的模式，然后通过TDI/TDO串行移入/移出数据。理解此状态机有助于排查“JTAG连不上”这类问题——可能是状态机卡在了某个异常状态。

3.3 菊花链（Daisy Chain）原理

当系统有多个支持JTAG的器件时，最常用的连接方式是将它们串联成一条链。

调试器 -> TDI -> [器件1 TDI -> TDO] -> [器件2 TDI -> TDO] -> ... -> [器件N TDI -> TDO] -> 调试器 TDO TCK -> 所有器件的TCK并联 TMS -> 所有器件的TMS并联

所有器件的TCK、TMS、nTRST并联。
数据流串联：调试器的TDI连接到第一个器件的TDI，第一个器件的TDO连接到第二个器件的TDI，以此类推，最后一个器件的TDO接回调试器的TDO。
在扫描时，数据流会穿过链上的所有器件。每个器件都有自己的IR长度。调试器需要知道整条链的总IR长度和每个器件的位置，才能正确寻址到目标器件（如只对KU5P编程）。

4. KU5P JTAG 链路芯片选型实战

这是本文的核心。我们将针对声学相机系统的典型场景，分析几种主流的JTAG接口方案，并给出选型建议和具体电路设计。

4.1 场景分析与需求定义

假设我们的声学相机系统包含：

主处理器：Xilinx Kintex UltraScale+ KU5P FPGA，负责核心算法加速。
协处理器/管理单元：一颗ARM Cortex-A53核心（可能是Zynq UltraScale+ MPSoC中的PS部分，或独立的SoC），负责系统控制、通信和上层应用。
配置存储器：一片SPI Flash，用于存储KU5P的比特流和ARM的启动镜像。
调试需求：需要能对KU5P进行比特流烧录、在线调试（ChipScope）；需要能对ARM核心进行源码级调试、程序烧录。

需求：

支持对上述多器件菊花链的编程与调试。
JTAG时钟频率尽可能高（>15MHz），以缩短烧录时间。
接口电平为3.3V（KU5P Bank电压常见）。
考虑生产时的自动化烧录需求。
成本可控，占用PCB面积小。

4.2 方案一：直接连接调试器（最简方案）

这是最简单的方案，直接将20Pin JTAG接口的引脚连接到KU5P和ARM的对应JTAG引脚上。

电路连接示意图：

20Pin JTAG Header | |--- VTREF --[连接到目标板3.3V]--+ |--- TDI ------> KU5P.TDI ---> ARM.TDI |--- TMS ------> KU5P.TMS & ARM.TMS (并联) |--- TCK ------> KU5P.TCK & ARM.TCK (并联) |--- TDO <----- KU5P.TDO <--- ARM.TDO (串联，顺序取决于设计) |--- nTRST ----> KU5P.nTRST & ARM.nTRST (并联，可选) |--- nSRST ----> 系统全局复位网络 (强烈推荐) `--- GND

KU5P端约束示例（XDC文件）：

# 假设JTAG信号分配在Bank 65， LVCMOS33电平 set_property PACKAGE_PIN AG12 [get_ports {jtag_tck}] set_property PACKAGE_PIN AH13 [get_ports {jtag_tms}] set_property PACKAGE_PIN AG13 [get_ports {jtag_tdi}] set_property PACKAGE_PIN AH14 [get_ports {jtag_tdo}] set_property IOSTANDARD LVCMOS33 [get_ports {jtag_tck jtag_tms jtag_tdi jtag_tdo}] # 注意：KU5P的JTAG引脚通常是专用的，请查阅具体型号的User Guide确认引脚位置。

优点：

电路最简单，成本最低。
无额外器件。

缺点：

电平风险：如果调试器与目标板电压不匹配（如调试器是5V VTREF，目标是3.3V），可能损坏芯片。
驱动能力：长电缆或多器件并联可能导致信号边沿变差，在高TCK频率下不稳定。
无隔离：插拔调试器可能引入静电或噪声，直接冲击主芯片。
功能单一：仅支持JTAG，不支持独立的SPI Flash编程（需通过FPGA间接进行）。

选型建议：适用于研发初期、调试频率不高、环境可控的样板阶段。不推荐用于最终产品设计。

4.3 方案二：采用专用电平转换/缓冲芯片（推荐方案）

这是最稳健、最专业的方案。使用一颗专用的电平转换或缓冲芯片，作为调试器与目标板之间的“桥梁”。

芯片选型：

TI SN74LVC8T245： 8位双向电平转换器，方向可控。我们可以用其中4个通道（TDI， TDO， TMS， TCK）进行电平转换。需注意TDO方向是目标板到调试器，其余相反。
NXP 74LVC4245A： 8位双向电平转换器，带方向控制。同样适用。
ADI ADG3308： 8通道双向电平转换器，性能优异，适合高速信号。

电路设计要点：

电源隔离：转换芯片的VCCA（A侧电源）由调试器通过VTREF或VCC引脚感知（或由目标板提供，但需通过电阻连接VTREF）。VCCB（B侧电源）直接连接目标板的3.3V。这样实现了电源域的隔离。
方向控制：TDI， TMS， TCK方向固定为A->B。TDO方向固定为B->A。nTRST和nSRST方向也为A->B。需要根据芯片手册正确连接方向控制引脚（DIR）。
缓冲增强：即使电平一致，缓冲器也能增强驱动能力，改善信号完整性。

原理图片段示例：

# 以SN74LVC8T245为例 (使用1A-4A, 1B-4B 四个通道) JTAG Header SN74LVC8T245 Target Devices Pin1 VTREF ---------- VCCA (3.3V from Debugger) +---> KU5P/ARM .TCK Pin5 TDI ---------- 1A (DIR=High) ---- 1B ----------+---> KU5P/ARM .TDI Pin7 TMS ---------- 2A (DIR=High) ---- 2B ----------+---> KU5P/ARM .TMS Pin9 TCK ---------- 3A (DIR=High) ---- 3B ----------+---> KU5P/ARM .TMS Pin11 TDO <--------- 4B (DIR=Low) <---- 4A <--------+--- KU5P/ARM .TDO (from last device) Pin3 nTRST ---------- 5A (DIR=High) ---- 5B ----------+---> KU5P/ARM .nTRST Pin15 nSRST --------- 6A (DIR=High) ---- 6B ----------+---> System Reset Net VCCB -----------------------------+---> Board 3.3V GND -----------------------------+---> Board GND

优点：

安全隔离：有效防止因电平不匹配导致的损坏。
信号质量：增强驱动，提升高速时钟下的稳定性。
可靠性高：是工业产品的常见设计。

缺点：

增加一颗芯片的成本和PCB面积。
需要仔细处理方向控制逻辑。

选型建议：强烈推荐用于所有正式产品设计和需要高可靠性的研发板。这是声学相机产品的最佳选择。

4.4 方案三：集成编程/调试接口芯片（一体化方案）

对于更复杂或集成的需求，可以考虑使用集成了JTAG、SWD、串口甚至电源管理的多功能芯片。

FTDI FT2232H/FT4232H：这类芯片通过USB提供多通道UART和MPSSE（Multi-Protocol Synchronous Serial Engine）引擎，可以模拟JTAG、SPI、I2C等协议。开源调试器（如OpenOCD配合FTDI）广泛支持。
- 优点：功能强大，一颗芯片解决调试、编程、日志输出等多种需求；可通过USB供电。
- 缺点：需要驱动支持；软件配置稍复杂；成本相对较高。
Microchip EDBG/CMSIS-DAP：一些ARM MCU评估板集成的调试芯片，也提供JTAG/SWD功能。

在声学相机中的应用：如果产品本身需要一个USB设备接口用于数据传输或升级，那么使用FT2232H这类芯片，用一个USB口同时实现“数据通信+调试编程”是极具吸引力的方案。但需要注意，生产烧录可能需要专门的软件适配。

5. 完整实战：声学相机KU5P JTAG链路设计实例

让我们结合一个具体实例，从原理图到布局，完成整个设计。

5.1 系统架构与JTAG链规划

假设系统链为：JTAG调试口 -> 电平转换芯片 -> ARM Cortex-A53 -> Xilinx KU5P。

顺序：我们选择ARM在前，KU5P在后。这样可以通过ARM来配置和启动FPGA，也符合一些引导流程。
IR长度：需要查阅芯片手册。假设ARM的IR长度为4bits， KU5P的IR长度为6bits。则整条链的IR总长度为10bits。

5.2 原理图设计

我们采用**方案二（SN74LVC8T245）**作为核心保护电路。

1. JTAG连接器部分：

# 20Pin IDC Header (CON1) Pin1: VTREF ---> R1 (0欧姆) ---> VCC_DEBUG (来自调试器) Pin2: VCC ---> (可选，本例不接，由目标板自供电) Pin3: nTRST ---> SN74LVC8T245.5A Pin4: GND Pin5: TDI ---> SN74LVC8T245.1A Pin6: GND Pin7: TMS ---> SN74LVC8T245.2A Pin8: GND Pin9: TCK ---> SN74LVC8T245.3A Pin10: GND Pin11: TDO <--- SN74LVC8T245.4A Pin12: GND Pin13: RTCK ---> (NC， 不连接) Pin14: GND Pin15: nSRST ---> SN74LVC8T245.6A Pin16: GND Pin17: DBGRQ ---> (NC) Pin18: GND Pin19: DBGACK <--- (NC) Pin20: GND

注意：在VTREF路径上串联一个0欧姆电阻（R1）是一个好习惯，方便调试和测量电流。

2. 电平转换芯片部分：

# U1: SN74LVC8T245 VCCA: Pin20 ---> VCC_DEBUG (与JTAG Pin1 VTREF同网络) DIR: Pin1 ---> 上拉到VCCA (DIR=High， 1A-4A为输入，1B-4B为输出) OE#: Pin19 ---> 下拉到GND (始终使能) GND: Pin10 ---> 接系统地 # A侧 (连接调试器) 1A (Pin2): <--- JTAG_TDI (来自CON1 Pin5) 2A (Pin3): <--- JTAG_TMS (来自CON1 Pin7) 3A (Pin4): <--- JTAG_TCK (来自CON1 Pin9) 4A (Pin5): ---> JTAG_TDO (去往CON1 Pin11) # 注意TDO方向特殊，A侧输出 5A (Pin6): <--- JTAG_nTRST (来自CON1 Pin3) 6A (Pin7): <--- JTAG_nSRST (来自CON1 Pin15) # B侧 (连接目标板) VCCB: Pin18 ---> VCC_3V3 (目标板3.3V电源) 1B (Pin17): ---> TDI_TO_TARGET ---> ARM.TDI 2B (Pin16): ---> TMS_TO_TARGET ---> ARM.TMS & KU5P.TMS (并联) 3B (Pin15): ---> TCK_TO_TARGET ---> ARM.TCK & KU5P.TCK (并联) 4B (Pin14): <--- TDO_FROM_TARGET <--- KU5P.TDO (链上最后一个器件) 5B (Pin13): ---> TRST_TO_TARGET ---> ARM.nTRST & KU5P.nTRST (并联，可选) 6B (Pin12): ---> SRST_TO_TARGET ---> 系统复位电路

3. 目标器件菊花链部分：

# ARM Cortex-A53 (U2) TDI: <--- TDI_TO_TARGET TDO: ---> TDI_TO_FPGA (连接到KU5P的TDI) TMS: <--- TMS_TO_TARGET TCK: <--- TCK_TO_TARGET nTRST: <--- TRST_TO_TARGET (可选) # Xilinx KU5P (U3) TDI: <--- TDI_TO_FPGA (来自ARM的TDO) TDO: ---> TDO_FROM_TARGET (回传到电平转换芯片的4B) TMS: <--- TMS_TO_TARGET TCK: <--- TCK_TO_TARGET nTRST: <--- TRST_TO_TARGET (可选)

5.3 PCB布局布线要点

靠近接口：电平转换芯片（U1）应尽可能靠近JTAG连接器（CON1）放置。
电源去耦：在U1的VCCA和VCCB引脚附近，分别放置一个0.1uF的陶瓷电容到地。
信号完整性：
- TCK是时钟信号，布线应尽量短，并避免靠近高速或噪声源。
- TMS、TDI、TDO等信号，尽量保持走线长度相近，避免过长的走线。
- 在信号线上串联一个小电阻（如22欧姆到100欧姆）靠近源端，可以阻尼反射，改善信号质量，尤其在频率较高时。
接地：确保JTAG连接器、电平转换芯片和目标器件有良好、低阻抗的接地连接。

5.4 软件配置（以Vivado为例）

在Vivado中，需要正确设置硬件管理器以识别菊花链。

打开Vivado，进入Hardware Manager。
点击Open Target->Auto Connect。如果连接正常，Vivado会自动识别链上的器件。
如果自动识别失败，需要手动设置。在Hardware Manager窗口中，右键选择Add Configuration Memory Device或直接指定器件。
对于菊花链，确保在Hardware Device Properties中，IR长度和器件顺序与硬件设计一致。

6. 常见问题与深度排查指南

JTAG连接失败是硬件开发中最常见的问题之一。以下是一个系统化的排查清单。

问题现象	可能原因	排查步骤与解决方案
Vivado/调试器无法识别任何器件	1. 电源未接通或异常。 2. JTAG连接器接触不良。 3. 电平转换芯片未工作或损坏。 4. TCK/TMS信号断路。 5. 目标芯片未正确上电或复位。	1.测量电压：用万用表测量目标板3.3V、1.0V等核心电源，测量JTAG接口VTREF电压是否与目标板匹配。 2.检查连接：重新插拔JTAG线，检查连接器引脚有无虚焊。 3.测量波形：用示波器测量TCK、TMS信号。在连接过程中，调试器会发送脉冲序列。如果看不到任何波形，检查电平转换芯片的输入/输出、电源和使能引脚。 4.检查复位：确保目标芯片未处于硬件复位状态。检查nSRST、nTRST引脚电平。
只能识别链中的第一个器件	1. 菊花链中某个器件的TDO->下一个TDI的连接断路。 2. 链中后续器件未上电或损坏。 3. IR长度配置错误。	1.连续性测试：断电，用万用表蜂鸣档检查从第一个器件的TDO到第二个器件的TDI是否导通。 2.分段测试：尝试只连接链中的第一个器件，看是否能识别。然后逐个添加后续器件，定位故障点。 3.核对IR：在调试软件中手动输入正确的总IR长度和器件顺序。
识别不稳定，时而能连上时而连不上	1. 信号完整性差（过冲、振铃）。 2. 电源噪声大。 3. 接地不良。 4. JTAG时钟频率过高。	1.观察波形：用示波器观察TCK、TMS的边沿质量。如果存在严重振铃，考虑在信号线上串联小电阻（33欧姆）。 2.降低频率：在调试软件中尝试降低JTAG时钟频率（如从15MHz降到1MHz）。 3.检查接地：确保JTAG连接器、目标板、调试器之间接地良好。
编程或调试过程中随机失败	1. 电源带载能力不足，在动态操作时电压跌落。 2. 散热问题导致芯片不稳定。 3. 外部干扰。	1.监测电源：用示波器监控核心电源在编程瞬间的电压纹波。 2.加强去耦：在FPGA和ARM的电源引脚附近增加更多、更近的去耦电容。 3.检查环境：排除大功率设备干扰。
“stm32禁用jtag”相关启示	某些芯片的JTAG引脚与GPIO复用，默认可能被配置为GPIO，禁用了JTAG功能。	KU5P同理：虽然KU5P有专用JTAG引脚，但需检查： 1. 比特流是否将相关Bank的IO标准错误配置？ 2. 是否有上电顺序问题导致配置IO状态异常？解决方案：确保使用正确的约束文件，检查上电复位电路。对于FPGA，一个“干净”的未配置状态应该能响应JTAG。

7. 最佳实践与工程建议

始终使用电平转换/缓冲芯片：对于产品设计，这是必须的。它是最廉价的“保险”，能避免因调试器兼容性问题导致的批量返工。
预留测试点和滤波电阻：
- 在TCK、TMS、TDI、TDO线上预留测试点，方便示波器探测。
- 在信号线上预留串联电阻（0欧姆或小阻值电阻）的位置，便于后期调整信号完整性。
明确菊花链顺序并文档化：在原理图和设计文档中清晰标注JTAG链的顺序（如 ARM -> KU5P），并记录每个器件的IR长度。这将为生产烧录和后期维护节省大量时间。
善用nSRST（系统复位）：将调试器的nSRST引脚连接到目标板的全局复位网络。这允许调试器一键复位整个系统，对于调试启动代码和解决死锁问题极其有用。
生产烧录考虑：
- 如果生产批量大，考虑使用专用的、并行的JTAG烧录器，而非通过USB调试器。
- 设计时可在PCB上预留Tag-Connect等无连接器的紧凑型接口，节省空间和成本。
- 编写自动化烧录脚本，并保存好完整的JTAG链配置文件。
信号完整性仿真：对于高速（TCK > 30MHz）或走线很长的复杂板卡，建议对JTAG信号进行简单的SI仿真，确保信号质量。
为FPGA的JTAG引脚添加弱上拉：在KU5P的TMS、TDI等输入引脚上，根据手册建议，添加外部弱上拉电阻（如10kΩ），可以确保在未连接调试器时，这些引脚处于确定状态，避免意外进入测试模式。

为KU5P设计一个稳定可靠的JTAG链路，是声学相机产品从研发走向量产的关键一步。它不仅仅是连接几根线，更涉及到电平兼容、信号完整性、生产测试和可维护性等多个工程维度。从简单的直接连接到采用专业缓冲芯片，再到规划多器件菊花链，每一步选择都影响着开发效率和产品可靠性。希望本文提供的从原理到实战的完整思路，能帮助你在下一个项目中，一次性设计出“永不掉链子”的JTAG调试系统。在实际操作中，务必结合具体芯片的数据手册和官方设计指南，用示波器和万用表辅助调试，做到心中有电路，手上

日记详情

声学相机JTAG链路设计：基于Xilinx KU5P FPGA的实战方案