![verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit1”---Combinational circuit1](http://pic.xiahunao.cn/yaotu/verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit1”---Combinational circuit1)
1、题目
2、分析
只有当a和b同时为1时，输出才为1，与门逻辑
3、代码
module top_module ( input a, input b, output q );// assign q = a & b; // Fix me endmodule4、结果
verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit1”---Combinational circuit1
ARTICLE DETAIL
日记详情
真实记录编程学习的某一天，欢迎挑你感兴趣的翻一翻。