UCIe 协议深度精讲 · 第 01 篇 | 基准：UCIe 2.0
系列主线：20 篇 4 卷，一篇一个主题——是什么、为什么、怎么工作、怎么测、坑在哪

chiplet 与 UCIe：为什么 die-to-die 互联成为必然

篇头速通

这篇是 UCIe 系列的第 1 篇，任务只有一个：把 chiplet 世界观给你立起来。看完你能回答三个问题——芯片为什么要拆开、拆开后 die-to-die 靠什么连、UCIe 在这个格局里站在哪。

图：UCIe 全系列 20 篇 4 卷导航，卷1「定位与全景」高亮，本篇是系列地基。

先自查三条：

1. 你知道摩尔定律在先进工艺节点上明显减速，新节点单位成本越来越高
2. 你见过「一颗 SoC 里 CPU/GPU/IO 全塞一起」的框图，知道 die 是晶圆上切下的裸片
3. 本篇无前置依赖，零基础可上车

一、从「一颗大芯片」说起

先讲为什么「一颗大芯片」走到了头。三个硬约束，哪个都绕不过。

第一，光罩面积是物理天花板。一颗 die 通常就是一次曝光出来的，而光罩（reticle）投影的成像场有上限：26 mm × 33 mm，约 858 mm²（业内标准成像场尺寸）。die 想再大就得分步拼接曝光，没几个产品敢碰。SoC 面积被钉死在这个数量级：核心、缓存、IO 再多也装不下。

第二，良率随面积指数级往下掉。晶圆上任何位置一颗致命缺陷，落进哪颗 die 哪颗报废。die 面积翻一倍，碰中缺陷的概率跟着涨，良率成指数往下塌。到 reticle 极限附近造超大 die，成本高到算不过来；把 die 拆小，是良率账上最直接的改善。

第三，先进制程的成本曲线陡得吓人。每换一代节点，设计成本、IP 移植成本都暴涨，其中 IP 移植成本涨得非常猛（数据出处：UCIe 官方白皮书 2022）。原来「整颗 SoC 所有 IP 全搬最新节点」的打法，在 5nm、3nm 时代就是烧钱无底洞。

这三条合起来，就是 Day of Reckoning——词不是新造的，Gordon Moore 1965 年在《Cramming more components onto integrated circuits》里就写过：把大系统拆成小功能块、分别封装再互连，可能更经济（数据出处：UCIe 官方白皮书 2022）。当年没人当回事，如今节点减速、成本暴涨，这句话成了 chiplet 运动的出发点。

二、chiplet：拆开才有出路

chiplet，中文叫芯粒，定义直白：设计阶段就把一颗大 SoC 按功能拆成多颗小 die，各自流片、各自测试，最后封装到一起。收益一条条列：

• 各自选最优制程：CPU 核心用最新节点拼性能，I/O、内存控制器这类不追性能的模块用落后一两代的成熟节点（业内叫 n-1/n-2）省钱，一颗封装混两个节点。
• die 复用跨产品：同一颗 compute die、同一颗 I/O die，按不同数量组合出不同产品型号（SKU），一个设计覆盖多个市场段，不用重新流片。
• IP 移植成本省下来：功能没变的 die 不用把 IP 搬新节点——这恰好是成本涨得最狠的一项。
• 良率立刻改善：die 拆小，上一节的良率账直接变好。
• 上市更快（time-to-market）：复用加拼装，比从零设计快得多。

这些不是纸面收益，量产产品已这么干了好几年：AMD 的 EPYC 服务器处理器 2019 年起就把多个 7nm 计算 die 和一颗 14nm IO die 用自家互连拼进一个封装（公开资料）；Apple 的 M1 Ultra 把两颗 M1 Max die 通过硅中介层拼成一颗 SoC，die 间连接超过 1 万根信号、带宽 2.5 TB/s（数据出处：Apple 官方 2022-03）；GPU 和 HBM 的组合封装更是 2.5D 先进封装的常见场景。

图：UCIe 规范给出的多 die 封装示例——CPU、加速器、I/O Tile、内存 die 通过 UCIe 互连成一颗芯片，对外接口走 CXL/PCIe/DDR（数据出处：UCIe Spec 2.0）。

但拆开不是免费午餐，代价得直说。die-to-die 的数据传输靠封装里的物理互连，三个指标全变成新问题：

• 带宽：片内总线（片上网络）带宽随便做到 TB/s 级，跨 die 走封装互连，带宽密度受 bump 间距和 die 边长限制，差一个数量级。
• 时延：片内信号走的是微米级连线；跨 die 要走 bump、走封装走线，物理距离到毫米级，时延跟着涨一个数量级。
• 能效：片内互联每 bit 成本是 fJ 级；跨 die 要驱动电气接口，每 bit 成本高几十倍。

说白了：拆完之后怎么连，直接决定拆得值不值。chiplet 这个产业问题，一半是封装问题，一半是互连协议问题。

三、先进封装：拆开之后怎么连

拆开的 die 靠先进封装连起来，主流就两条路线：2.5D 和 3D。

2.5D：平铺在中介层上。所有 die 倒扣在一块硅中介层（interposer）上，die 间走线布在中介层里，die 和中介层之间用微凸块（bump）连接。Intel 的 EMIB、台积电的 CoWoS 都是这条路线代表，区别只在中介层是整片硅还是局部桥接。带宽密度高、时延低，是高性能 chiplet 的主流。

图：2.5D 封装剖面——多颗 die 倒扣在封装基板上，die 之间靠嵌入基板的硅桥高密度互连，这是 EMIB 方案的做法（数据出处：UCIe Spec 2.0）。

3D：垂直堆叠。die 摞 die，硅本身不导电，层间垂直连通靠硅通孔（TSV）：在硅体上垂直钻孔填铜，信号和供电直上直下。更进一步是混合键合（hybrid bonding）：省掉 bump，两片 die 表面的铜垫直接面对面压合，铜原子扩散键成一体，间距能做到 10µm 以下。垂直互连距离是微米级，带宽密度上一个台阶，代价是散热、良率、可测性全是新问题。

图：3D 封装剖面——die 面对面混合键合垂直堆叠，层间 TSV 穿硅互连，底部 C4 凸点接封装基板（数据出处：UCIe Spec 2.0）。

bump pitch 是封装代差的体温计。三档 pitch 对应三代封装：

图：bump pitch 三档梯度——100~130µm（2D 有机基板）、25~55µm（2.5D 中介层）、≤10µm（3D 混合键合），pitch 越小单位面积信号密度越高（数据出处：UCIe Spec 2.0）。

（数据出处：UCIe Spec 2.0）

pitch 越小，单位面积能塞的信号越多，带宽密度指数级往上跳。但有个反直觉点：pitch 不是越小越能跑高速。规范按 pitch 分四组互操作档：25~30µm 最高 12 GT/s，31~37µm 到 16 GT/s，38~44µm 到 24 GT/s，45~55µm 才能到 32 GT/s（数据出处：UCIe Spec 2.0）。pitch 越细，供电和散热压力越大，标称速率反而要往下压。选型时 pitch 和速率是绑在一起看的。

2.5D 和 3D 的本质区别一句话：2.5D 横向扩展（die 平铺、中间层走线），3D 纵向堆叠（die 摞起、穿硅孔直连）。3D 的带宽密度、时延、能效全面优于 2.5D，工程代价也全面更高——后文 KPI 表可见这个梯度。

四、互联协议为什么必须是「标准」

封装把 die 物理连上了，传数据还得有个协议。这一步，行业先走过弯路，再走到 UCIe。

私有方案的墙。NVIDIA 有自己的 die 间接口（据行业资料，NV-HBI 是 NVLink 的封装内版本），AMD 有 Infinity Fabric，苹果的 UltraFusion 也是自家体系。私有方案性能确实强，问题在于它是堵墙：die 只能跟同一生态的 die 对接，IP 没法跨厂商复用。chiplet 市场的核心价值是「不同来源的 die 混搭」，私有接口天然把这个价值锁死了：你买不到别家的 die 拼进你的封装。白皮书说得很直白：私有互连产品市面上已经一堆，UCIe 要做的就是行业一起定通用标准（数据出处：UCIe 官方白皮书 2022）。

开放标准的打法是被验证过的。PCIe 统治板级互连二十年，USB 统治外设，CXL 正在吃内存和加速器生态。共同套路三件套：开放标准组织、有竞争力的 KPI、一致性测试与互操作机制。白皮书把这叫「生态配方」（recipe for ecosystem）。

UCIe 登场。Universal Chiplet Interconnect Express，2022 年 2 月发布 1.0，2024 年 8 月发布 2.0（新增 UCIe-3D 支持）。Intel 牵头、AMD、Arm、台积电、三星等发起，目标是封装内 die 间互连的通用语。

先给速通定义，覆盖「UCIe 是什么」高频词：

• UCIe 是封装内 die 间互连的开放标准：三层栈 Protocol Layer（承载协议）/D2D Adapter（把数据打包成 flit、负责可靠性）/PHY（电气互联），物理连接分 sideband（常开，管参数协商和调试）和 mainband（主数据通路）。
• 上层直接复用 PCIe/CXL：软件栈、错误处理、安全方案都是现成的，生态不用重建。板级互连有 PCIe，die 级互连 UCIe 正在抢这个生态位。
• Module（互连基本单元）：一条 UCIe 互连由 Module 组成，带宽不够时多个 Module 并联扩带宽，每个 Module 里：
  • N 条数据 lane：标准封装 16、先进封装 64
  • valid + track：各 1 条，数据有效与跟踪
  • 转发时钟：每方向 1 组
  • sideband：每方向 1 组（800 MHz 时钟 + 数据）

KPI 说话。协议好不好先看硬指标，UCIe 2.0 三形态 KPI 一张表看完：

（数据出处：UCIe Spec 2.0。FIT 是失效率单位：1 FIT = 10^9 小时 1 次失效，0<FIT<<1 基本可当它不会坏。）

这张表拉通三列，能读出两个关键判断：

一是「密度换速率」的取舍。3D 带宽密度约为 2.5D 的 3 倍、是 2D 的 30 多倍，能效也好两个档位——但它的数据率只有 ≤4 GT/s。垂直互连走「宽而慢」的路：宁可把 lane 数堆到 80，也不追单 lane 速率，因为 bump 面积限制下电路必须极度简化。选 2D、2.5D 还是 3D，本质是在带宽密度、成本、可测性之间挑平衡点。

二是时延差一个数量级还多。3D 的 0.125 ns 对上 2.5D 的 <2 ns，差了约 16 倍（2 ÷ 0.125）。这 16 倍主要耗在两个地方：物理距离、协议栈深度。2.5D 要驱动毫米级走线（信道距离 ≤2 mm 是规范上限），信号要过完整 PHY 和 D2D Adapter（CRC、重试、参数协商都在路径上）；3D 是垂直堆叠、距离微米级，规范干脆砍掉了 D2D Adapter，低速率加近零距离，误码率低到不需要 CRC 和重试，PHY 简化成最基本的驱动电路，SoC 逻辑直连，时延只剩半个时钟周期（0.5 UI，4 GT/s 下的 250 ps）。这就是为什么 UCIe-3D 能把时延压到 0.125 ns（数据出处：UCIe Spec 2.0）。

五、验证工程师的第一眼

最后把 KPI 表翻译成验证工程师能上手的：三个指标怎么验，照表能干活。

带宽密度：先算总带宽，再摊到 die 边上。单 lane 每 GT/s 就是 1 Gb/s。x16 标准封装跑 32 GT/s，总带宽 16 × 4 = 64 GB/s；x64 先进封装跑 32 GT/s，64 × 4 = 256 GB/s。规范给的密度数字（如 x64 先进封装 165~1317 GB/s/mm）是按固定 pitch 打满 die 边的理论密度；验证时拿实测总带宽除以 die 边长，对照档位看差多少。注意 x32 模块的密度是 x64 的一半，别拿错基准（数据出处：UCIe Spec 2.0）。

能效：pJ/b 的实测法。规范的能效定义是「每 bit 从 FDI（Adapter 面向协议层的接口）到 bump 再回到 FDI 的能耗」，含 Tx、Rx、PLL、时钟分布，不含协议层和内核（数据出处：UCIe Spec 2.0）。实测：单独给 PHY + Adapter 域电源轨采样功耗，除以有效 bit 吞吐。常见坑是把协议层功耗算进来，pJ/b 虚高；对不上 0.5/0.25/<0.05 档位先怀疑口径，别先怀疑芯片。

时延：<2 ns 预算怎么拆。<2 ns 是 16 GT/s 基准下 TX+RX 全链路目标，Adapter 和 PHY 都算，路径是 FDI 进、bump 出、对面回来（数据出处：UCIe Spec 2.0）。UI = 1/数据率，16 GT/s 下 62.5 ps，2 ns 约 32 个 UI。验证时在 FDI 边界分层打点，拆出 Tx、Rx 路径各占多少，哪边超预算一目了然。3D 的 0.125 ns 直接以「半个时钟周期」理解，别拿 2D 的预算结构去套。

三个表格，现场照用：

故障模式表：

测试方法表：

判断依据表：

六、文末声明

系列首发：CSDN「UCIe 协议深度精讲」| 基准 UCIe 2.0
数字均以 UCIe Spec 2.0 为准，错误欢迎评论区指出，勘误会更新在文末。
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